关于FIFO数据写不进去的问题

最近在使用Altera 的FIFO 核做缓存用，FIFO采用异步双时钟，但是在写数据过程中发现数据写不进去……，弄了好久也不知道怎么回事，我的wrclk，wrreq，data这些管脚的值是从另外一个芯片给进来的，从SignalTap上看边沿都对齐了……希望各位大大帮忙看看有什么解决办法么，

用的是内核吗?时序满足要求吗?

复位正确不正确，第一次做FIFO的时候把复位搞成了低电平，折腾了好几天，后来看资料ATRLA的FIFO ipcore是高电平复位

应该是复位的问题，altera高复位有效

wrclk 有上上升沿就会写进去啊。要不就是时序的问题