求助verilog编写实现AXIStream-FIFO功能思路
时间：10-02
整理：3721RD
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各位大神，有没有用过AXIStream-FIFO IP core的或不用core直接用verilog实现过AXIStream-FIFO功能的，我现在FPGA入门练习(据说华为等大公司喜欢考这种），要用verilog实现
AXI Stream的异步FIFO
1、读写不同的时钟，设一个100M，另一个333M
2、读写不同的位宽，设写为8bit，读为32bit
3、fifo深度为32
4、控制信号没有empty、full，改为valid、last、ready等
5、可用block ram实现
6、读写接口分别为AXI stream master和slave
我看了Xilinx的FIFO generator的datasheet不是很清楚时序图，能不能讲解一下编程的思路，贴出你们的时序图
AXI Stream的异步FIFO
1、读写不同的时钟，设一个100M，另一个333M
2、读写不同的位宽，设写为8bit，读为32bit
3、fifo深度为32
4、控制信号没有empty、full，改为valid、last、ready等
5、可用block ram实现
6、读写接口分别为AXI stream master和slave
我看了Xilinx的FIFO generator的datasheet不是很清楚时序图，能不能讲解一下编程的思路，贴出你们的时序图
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