连续传递赋值的作用？

Verilog吧
<=和=不一样
<=是要立即算出右边项的值，但不将值赋给左边项，要等到整个程序块完全执行完毕后，经过一个无穷小的延迟，才完成赋值
就是说是时序逻辑
你上面的等式就可以相当于是3个D触发器，同步时钟信号，D0接key,D1接Q0，D2接Q1

那也就是延迟的作用咯

是延迟作用，实际应用中可以用来检测上升沿或下降沿

难到是移位寄存