USB的两大难题，很有深度，请高手现身讨论一下
2.共模电感是靠近USB的connector,还是靠近phy芯片比较好，为什么?
zuo deng
坐等高手出现
顶一下
应该是物理层的速率吧！
一般板上的时钟：16M,26M,20M等，怎么倍频到480MHZ. 就算使用PLL,那芯片内部的VCO的输出频率至少也要输出480MHz.那么其这个VCO的振荡电路是芯片内做的，有没有高手有这方面的资料，发出来学习学习！
那么板上的所谓16M,26M,20M等其实只是提供给PLL的参考时钟
我这样理解对吗?
楼上的高手说得不错，应靠近connector！
但是为什么不用共模电感比较好呢?
路过，学习了。
共模电感是靠近USB的connector,还是靠近phy芯片比较好，为什么?
---如果USB接口有EMI的问题,将共模电感靠近Connector放置,没有的话可以不用或者0电阻替代。
楼上说的有道理，像USB2.0这种速率的基本不用共模电感；
另外小编可能对USB2.0规范没理解清楚，规范上说的是时钟最高频率为480M，不是传输速率！呵呵
阻抗匹配好，不受干扰的话，应该是不要共模电感比较好比较好，个人看法
dddddddd
做硬件到一定程度，要考虑的问题不能仅仅局限于技术上，时钟我不多说了，上面兄弟都解释清楚了。至于共模电感的问题，你想下：如果靠近芯片加，你的板子空间和成本会增加多少?如果加在CON附近就不存在这个问题了。而且通常情况下，芯片内部都会做滤波处理，甚至还加了匹配电阻以减少外部电路复杂度。我到觉得这都不是USB的核心问题，我目前所关注的是USB的电气隔离问题，尤其是低成本的电气隔离如何做。
（1） 11楼说得对，是数据传输速率480Mbps,与CLK是有本质区别的。
（2） USB的D+， D-,是差分模拟数据，特征阻抗为100欧姆左右。（要看具体的芯片资料，每款芯片会有点差异）。
（3） 走线是要很好的匹配差分线，要很好的耦合（等长，等距，），走表层，尽量少过孔（过孔的电感效应，对高速线是极大的衰减，）如果怕干扰，还可以用两边包地的原则。
（4），是否要共模电感?如果走线中，很好的耦合，就没有必要用共模电感，因为没有共模噪声，或是共模噪声极低，用共模电感的话，也会对差摸多少会有点衰减的啊！
USB2.0是480Mbps，不是clock。usb是48MHZ的clock
USB2.0的阻抗是90ohm,480M bps是傳輸速度，時鐘信號是吃48MHZ的CLOCK。
Common choke擺放靠近Connector端，for EMI 出問題時，用的，一般都是上0ohm，choke對於EA來說，信號的品質會很差。
高通平台是由系统时钟供给系统，然后系统内部提供给USB控制器，内部带PLL，有文档上提示PLL输出48mhz的时钟，但是怎么产生480M就不知道了，可能是倍频的结果吧。
12 13楼很有见的
1、走差分线和等长；
2、对D+、D-进行包地，包地的线宽至少是差分线的2倍以上；
3、尽量不要换层（即是避免打孔）；
4、以上三点处理好，共模电感一般是不需要的。至少我多年的经验告诉我，是ok的，很稳定。
协议说USB2.0的最大传输速率是480Mbps，如果真有480Mbps的话，根据USB2.0的编码方式，数据线上会出现240Mhz的频率。
至于共模电感，或者在两线之间跨接电容滤差模之类的做法，觉得作用不大，可以预留，但是预留之后Layout时候还可能影响阻抗控制。
一般USB的输入晶振频率为24MHz, 这样倍频到48MHz, 是没什么问题的..
这个说法比较可信。