请教关于DDR2-800的问题
1,DDR2跑500多M时可以跑起来，跑到680M时，差分的(DQS0&DQSN0)和（DQS1&DQSN1）上的串接的4颗电阻需要改成100R，才能跑起来。数据线，地址线，控制线上串接的33R排阻不需更改。
2，PCB数据线组，地址线组做了严格等长，阻抗匹配单端做的55R，差分线是100R。
从现象看是阻抗不匹配的问题。但是PCB做了严格的阻抗匹配。本人不是很理解此现象，望有经验的朋友指点。非常感谢！
感谢各位的回复！我做过一版本把和DDR2串接的（地址线组，控制线组，数据线组，时钟线）所有的排阻都删除的PCB，还是只能跑500多M，跑680M的话CRC ERROR；我用的CPU和DDR2（MT47H64M16-25）之间是直连的，没有上拉电阻；PCB layout上，差分的(DQS0&DQSN0)和（DQS1&DQSN1）在顶层，第二层是地平面，第3层是3.3V的电源(包住了所有的DDR的走线)，第4层有几根数据线，第五层是DDR的1.8V的电源层(包住了所有的DDR的走线)，第6层是大部分的数据线和地址线。走线上没有跨电源的分隔层。我在想是不是应把第4层那几根数据线放到第3层，让他们有一个参考层是地层。
我不知道你用的是什么平台的CPU or NB,按理来说一般新的都不需要在进行阻抗匹配了，你可以按照前面人的建议，把所有的匹配电阻都换成0ohm试试看。
PS：你有把address 和Crtl BUS pull high到0.9V?
有条件的话,做EA测试(量信号),什么问题都反映出来了
从小编的现象上看：
1、这个故障肯定是信号完整性的问题；
2、可以试试将数据线、地址线和控制线上串的33欧电阻用0欧或10欧替代；看看效果；
3、数据线和地址线严格等长并不能100%保证信号完整性问题，还要看走线的长度、走线有没有跨平面等方面；小编在优化走线时要考虑这些因素。
频率提升导致出错的肯定是时序方面的问题。修改clk的电阻，匹配是一方面，延缓clk的跳变沿也是一种因素。建议小编修改DDR的驱动能力，看看是否有改善?
建议你修改一版layout.我感觉有几个问题比较怀疑:
1.DDR signal Bus 不建议走TOP 和 BOT.
2.power plane 如果不能单独割成GND，也至少要reference to DDR pwr 1.8V,
而不是3.3V。
3.如果修改layout的话，建议你把Stack up改成SPSSGS