PCB layout修正步骤
时间:10-02
整理:3721RD
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现在很多公司都会有专门的layout团队,这样的好处是解放了硬件工程的手脚,使其更加专注于研发,也有利于减少错误的发生,因为要求工程师去寻找自己作品的错误,就属于当局者迷了。每个人都倾向于自己作品的完美,而如果将layout 假于他手,你只需check的步骤,总是能发现问题的。而这样也造成了工程师layout能力不足。
就layout修正来说。应遵循如下几个步骤
1、元器件的位置是否摆放正确。比如电源的滤波电容就必须靠近电源的PIN脚。VR 芯片的反馈网络和补偿网络的位置。
2、电源的系统。有时power层的电流非常大,这时我们就要检查VIA 是否足够,一般一个VIA 0.5A的电流。电源曾的宽度是否足够,一版40mile 1A电流。还有过孔的位置,如果采用金手指的连接器,过孔就应打在靠近金手指的Iuput端.
3、是否存在干扰。在VR 设计是,一般采用开关电源,而high side与low side 之间就存在很大的电磁波干扰。高速线的走线,现在对高速线都使用差分对的形式,有利于增强抗干扰性。但需要注意在走线时是否跨膜,电源离得过近,VIA离得过近,layout界有个3W法则。一般在给layout设计之前会对某些敏感线设置Spacing.
以上为本人layout修正时的一些见解,如有高见请补充。
就layout修正来说。应遵循如下几个步骤
1、元器件的位置是否摆放正确。比如电源的滤波电容就必须靠近电源的PIN脚。VR 芯片的反馈网络和补偿网络的位置。
2、电源的系统。有时power层的电流非常大,这时我们就要检查VIA 是否足够,一般一个VIA 0.5A的电流。电源曾的宽度是否足够,一版40mile 1A电流。还有过孔的位置,如果采用金手指的连接器,过孔就应打在靠近金手指的Iuput端.
3、是否存在干扰。在VR 设计是,一般采用开关电源,而high side与low side 之间就存在很大的电磁波干扰。高速线的走线,现在对高速线都使用差分对的形式,有利于增强抗干扰性。但需要注意在走线时是否跨膜,电源离得过近,VIA离得过近,layout界有个3W法则。一般在给layout设计之前会对某些敏感线设置Spacing.
以上为本人layout修正时的一些见解,如有高见请补充。
