allegro16.2中怎样设置可以使VIA打在PAD上不提示DRC？

已解决 在physical constraints中做如下设置Pad-to-Pad Connect is allowed
Min BB Via Stagger is zero (0)

LISTING: 1 element(s)
           < DRC ERROR >           
  Class:           DRC ERROR CLASS
  Subclass:        TOP
  Origin xy:       (40335.79 38542.33)
  Constraint:      Minimum Blind/Buried Via Stagger Distance
  Constraint Set:  DEFAULT
  Constraint Type: PHYSICAL CONSTRAINTS
  Constraint value: 5 MIL
  Actual value:     0.83 MIL
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  Element type:    VIA
  Class:           VIA CLASS
  origin-xy:    (40335.62 38543.14)
  part of net name:  DRAM_D15
  Connected lines:     1 ( ART02 )
  Connected pins:      1
  Padstack name:   VIA5-1-2
  Type:            bbvia
  padstack defined from TOP to ART02
  rotation:  0.000  degrees
  via is not mirrored
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  Element type:    SYMBOL PIN
  Class:           PIN
  PIN:          U101.AB15
  pinuse:       BI
  location-xy:  (40335.79 38542.33)
  part of net name:  DRAM_D15
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