飞思卡尔降噪的方法介绍

飞思卡尔降噪方法列表电磁干扰是现代电路工业面对的一个主要问题。为了抑制电磁干扰, 下文列出了电路板投入生产前需要检查的一些细节。这些内容只是指导原则，并非必须严格遵守的规则。这个列表是依据我们积累的大量现场经验和参考资料制定的, 如需了解更多资料, 请参考列在本文最后的参考资料。
抑制噪声源
● 采用符合系统要求的最低频率和最慢上升时间的时钟。
● 如果时钟引至板外，应将时钟电路放在靠近接插件的位置。否则，将时钟电路放在电路板中心。
● 直接将晶体外壳安装在板上，并将其接地。
● 让时钟信号环路的面积尽量接近于零。
● 将 I/O 驱动器放在靠近将其引出电路板的地方。
● 过滤进入电路板的所有信号。
● 过滤从高噪声环境引出的所有信号。
● 在双组和四组封装中端接未使用的运放, 方法是将正输入接地，并将负输入与输出相连。
● 给继电器线圈加上某种浪涌抑制。
● 采用 45 度角走线转向，而不是90 度角的走线转向，以减少辐射。
减少噪声耦合
● 根据频率和换流级别，将印刷电路板上的电路隔离开来。
● 要针对最短的时钟走线放置芯片。
● 高速逻辑只用于特定功能。
● 将 I/O 芯片放置在电路板边缘和接近接插件的位置。
● 如果经济允许，采用多层板以尽量降低电源和接地电感。
● 在单面和双面板上采用单点电源和地线布局。
● 采用宽的电源和地线走线。
● 将时钟线、总线和片选信号与I/O 线缆和接插件隔离。
● 使数字信号线，特别是时钟，尽量远离模拟输入和参考电压引脚。
● 使用混合信号数据转换器时，数字和模拟线路不能交叉。双方距离要远。
● 隔离高噪声和无噪声导线。
● 使时钟信号走线垂直于 I/O 信号。
● 让时钟电路及导线远离 I/O 线缆。
● 尽量缩短敏感导线的长度。
● 处理关键线路时, 采用粗的走线，并在线路两旁放置地线，以建立保护带。
● 敏感线路不要与大电流、快速切换的信号并行走线。
● 尽量缩短解耦电容上的导线长度。
● 高速线路应该短而直。
● 尽量减少时钟和其它周期信号的线路长度。
● 避免在晶振或其它对噪声敏感的关键电路下走线。
● 对所有进入包含敏感电路的封闭区的导线进行滤波。
● 当低电平信号导线与高噪声导线在同一个接插件上时（例如带状电缆），应将其隔离，并放置地线于其间。
● 避免低电平、低频率线路中的接地环路。
● 将高噪声导线拧在一起，以消除互耦。
● 使用集成电路上的所有电源和接地引脚。
减少噪音接收
● 尽量避免信号环路，如果无法避免，则尽量降低环路面积。
● 使用高频、低电感的瓷片或多层陶瓷电容器作为集成电路解耦电容。
● 在系统中的每个集成电路旁放置解耦电容。
● 用大容量钽电解电容或金属聚碳酸酯解耦电容，对各个集成电路解耦电容充电。
● 用小容量高频电容旁路所有电解电容。
● 如有需要，串连磁珠以加强解耦。
● 隔离信号、噪声以及硬件的电源和地。
● 如果可能，采用频率可选的滤波器。
● 使用穿心电容时，将外部金属箔接地。
● 将所有未用的输入连接到电源或地，或将它们配置为输出。
● 旁路所有模拟参考电压。
● 采用串联端接以减少传输反射。
● 高性能的模拟和混合信号集成电路不要使用插座。

学习

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学习了，但是不是我想要的，我想看音频降噪的资料。：QQ2362929653

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45°走线?应该走135°吧

你好，有没有一些主动降噪资料，最好有原理图的，非常蟹蟹