微波EDA网，见证研发工程师的成长！

首页 > 研发问答 > 信号完整性分析 > Cadence Sigrity 仿真分析讨论 > cadence sigrity 模型问题请教

cadence sigrity 模型问题请教

时间：10-02 整理：3721RD 点击：

我现在有一个飞思卡尔的P1022的CPU挂接的4片DDR3，组成64位带宽，想用sigrity仿下DDR3的信号，但是发现用system在赋模型的时候CPU居然只有DDR2，DDR3的都被屏蔽了，请教下是在哪里选择，还是说这个是需要直接修改模型?

上一篇：请教：POWER DC中最佳感应线是什么？
下一篇：Xtractim 模型提取Pin base 问题请教

Sigrity仿真 Sigrity Sigrity教程 PowerSI SystemSI 相关文章：

栏目分类

热门文章

Copyright © 2017-2020 微波EDA网版权所有

Top