同一颗DDR3的4组数据线，组与组之间需要做严格的等长吗？

如果datasheet上没做要求，基本不会出现问题

同上，100mil以内已经很NX了；若是64位的的能做到这样，那简直令人馍拜。

数据组之间等长就可以了吧，DDR的数据是靠DQS采样的，组内等长即可，看规格书也没有提到要组与组等长。以上是个人见解

组与组之间没做过等长哦

组与组之间没做过等长　　　好像要求不大啊

是可以的

不需要组间等长……

CLK和DQS之间的skew可以通过DDR3的Write leveling功能实现对齐，如果主控支持Write leveling功能的话，各组的之间不需要等长，组内必须等长

根據美光（Micron）的 DDR3 Design Guide，各組可以分佈在 CK+/CK- 長度 +/-500 mil 的區間內。

学习了

看芯片要求

一般不需要，除非CPU的Datasheet特别指明。

一般情况组与组之间不需要做等长，但也不能相差太远