DDR3单端走线阻抗和端接电阻问题

建议你看下JEDEC的关于DDR的协议，termination的电阻阻值是有一定的范围的，在范围内选择效果最好的值就好了。

JESD79-3中只是基础的协议，实际运用中，为什么ddr2直接要求是50欧单端阻抗，端接电子也是50，而ddr3中很多都是要求是40欧左右?并且端接电阻比走线阻抗还要小些，想知道为什么，协议中没有交代这些。

DDR2和DDR3的IO标准就是不一样的，至于终端电阻，信号线对地阻抗大小是怎么来的，可以看下SSTL_18和SSTL_15的IO规范是否有你要的答案。

沒光（Micron）的講法
With a single DIMM placed at the end of the motherboard bus, the system is matched throughout. The driver impedance could be as much as 40Ω, but is generally set a little lower; the motherboard is routed at 40Ω; and the DIMM lead-in, which is about 4 inches, is routed at 40Ω. DRAM-to-DRAM routing is 60Ω, but when the additional capacitance of the DRAM devices is taken into account, this lead-in becomes an effective 40Ω impedance. The termination resistor to VTT is 39Ω. This configuration provides fast slew rates and clean edge transitions due to the minimal number of reflections.

多负载导致的问题，建议值都是根据经验来的。要想可靠的控制信号质量，最好做仿真

多负载导致的问题?可否再进一步解释一下?

好像有点这么个意思，因为我看数据都是要求50欧，只有时钟、地址这些要捅到多个DDR颗粒上的要求40欧。

好，不错

有没有内存条阻抗的控制要求啊?udimm和rdimm的都可以，jedec上写的总觉的不是很全。