tDQSS和tDQSCK区别是什么？

t_DQSS
DQS, DQS# rising edge to CK, CK# rising edge
t_DQSCK
DQS, DQS# rising edge output access time from rising CK, CK#
Data Strobe (DQS and DQS#)
Output with read data, input with write data. Edge-aligned with read data, centered in write data. DDR3 SDRAM supports differential data strobe only and does not support single-ended.
這是洋文兒，挺不好懂滴，尤其是對我這個「菜英文」。

謝大神赐教。

這樣你就懂了?

是不是说TDQSS是write时候DQS和CLK的时序要求，TDQSCK是read的时候DQS和CLK的时序要求，因为DQS在读写过程中分别由controller和memory分别发出的，所以需要两个时序参数对它和CLK的关系进行约束?我没理解错吧

呵呵，这只能算是你们知识海洋中的沧海一粟，危机意识太重了。

正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何?请大神指点

我不是做 DRAM 芯片設計的，但有一個合理的推測，大哥這麼聰明也可以再想一下。
一樣是從我貼的那幾句洋文兒做思考，然後我也給一個提示。
提示︰一個訊號從自己芯片產生發送出來，和從別人芯片發送過來，會有什麼差別?

难道是写的时候controller发出CLK和DQS之间的相位是可以自己控制的，而读的时候memory不能控制DQS与CLK的相位，所以只能用延时来约束?小弟实在愚钝，还请大神明示。

都是大神

不常在這個版塊，既然看到了，就說明一下。
對 SDRAM 顆粒而言，在寫資料時 DQS 是由 Controller 送過來，當 DQ 的 Strobe，但對整個 Bus 而言，兩者都是對齊 CK 在運作，理想而言是希望 DQS 與 CK 的升沿是對齊的，但是這牽涉到 Write Leveling 的一些限制 (說明很複雜) ，所以 DQS 與 CK 可能不是對齊的，而 tDQSS 就是限制這個 "不對齊" 的容許最大最小值。由於顆粒有不同速度，而這個規格是 Clock base 的，所以它就以 +/- 0.xx CK 來規範。
而 tDQSCK 是讀的規格，讀時因為 DQS 是 SDRAM 控制輸出的，  tDQSCK 也是在限制說明 DQS 與 CK 的對齊狀況。此時 CK 還是 Controller 控制的，所以這個規格是在限制SDRAM 顆粒收到 CK 後送出 DQS 及 DQ 的時間差，這是 DRAM 顆粒內部的準備時間，所以可以用絕對時間表明。

谢回复，