DDR的时钟和DQS的等长要求

控制在0~200MIL之间

按理来讲，这是有要求的。但是如果是DDR3 fly-by拓扑结构，其要求没有那么的严格，可以有比较大的等长范围，比如1000mil，像楼上说的200mil在多拓扑结构下是很难做得到的

在DDR3中，DQS和CLK的等长要求需要参考你的Controller和Memory的write leveling and read leveling。一般情况下，Controller和Memory的 write/read leveling足够大，所以才会有楼上所说的1000mil等长也可以（和你的速率也有一定关系）。另外，有极少厂家的DDR3 memory不支持write leveling，那就需要你做严格的等长了。

哈哈，楼上都说了关键了。DDR3关注下控制器是否支持write leveling

多谢多谢谢

一般控制器内部有DLL，自动控制CLK和DQS的时序，基本满足Tdqs就可以了