信号完整性 小结
但是也是通过阅读很多文档书籍整理得来，许多的字纯手打，内容不够详尽，还请大神补充和指正；多引自EDA365论坛
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信号完整性是指信号在信号线上的质量，即信号在电路中以正确的
时序和电压作出响应的能力。如果电路中信号能够以要求的时序、持
续时间和电压幅度到达接收器，就表明该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了信号完整性问题。信号完整性包括：反射分析、串扰分析、时序分析、综合分析、SSN。
当信号边沿时间（上升时间）小于4-6倍的走线传输时延时，信号当做高速信号处理（分布参数模型）
包地线有助于减少被包地线受邻近信号线的串扰影响。而且包地线应该每间隔L的距离打过孔到地平面，这个间距L应该少于邻近攻击信号线上的信号的上升沿的空间延伸的1/6（例如，上升沿为6ns，那么对于FR-4的PCB板走线其空间延伸为6inch/ns*6ns=36inch,1/6就是6inch，就是说必须在6inch间距内打一对地过孔才有利于发挥包地线作用。
网格铜和实心铜的差别
首先，仿真10G以下结果是: 差分走线的S参数基本吻合。简言之，没有差别。) V* s; ^！ ]4 U S: _
那为什么要用网格铜呢，楼上的诸位小编已经说的很清楚了，我再详细解释下。 r/ A8 R& [, j8 H,, U. t
1.使用网格铜，能使整个PCB的残铜率降低，是板材与板材的结合性能更好。% ?2 r# k$ ?5 G' B z# `: N$ R7 g
2.铜和介质的导热系数不一样，使用实心铜，铜散热快，会造成板子因为应力而翘曲。特别是面积比较大的实心铜箔。 X, W( z Q8 Y2 a, 3.使用方面，柔性板用网格铜的比较多吗，大板用实心铜+密集的地空效果会更好
电容不仅仅是电容：在频率很高时，电容不能再被当作一个理想的电容看，而应该充分考虑到它的寄生参数效应，通常电容的寄生参数为ESR,ESL。串联的RLC电路在f处谐振。其曲线如下图。图中f为串联谐振频率（SRF），在f之前为容性，而在f之后，则为感性，相当一个电感，所以在选择滤波电容时，必须使电容器工作在谐振频率之前
这里的第一个和最后一个就是指最小飞行时间和最大飞行时间。) w) Tco
指时钟触发开始到有效数据输出的器件内部所有延时的总和。Tco 包含缓冲延时buffer delay和逻辑延时logic delay: U: ]; v- r- W1 lpropagation delay/ T% p: _- h/ a
信号在传输线上的传输的延时我们称为传播延迟（propagation delay），它只和信号的传播速度和线长有关- L+ {$ O7 Q$
buffer delay
缓冲延时是指信号经过缓冲器达到有效的电压输出所需要的时间
flight time
飞行时间包含了传播延迟和信号上升沿变化这两部分因素包括最大飞行时间（Max Flight Time）和最小飞行时间（Min Flight Time）。
logic delay6 t& }( q7 e N3 j9 B3 v
从输入端的时钟触发到输出缓冲器被触发的时间间隔
做以这些定义是为了实现timing adjustment，而这里的调整都是基于AC test condition。
datasheet中的所提供的时序参数是基于这个AC test condition，测量点为（Vref）Vmeas。但我们在实际使用的过程中需要根据不同的系统平台进行timing compensation和pin -to -pin delay的确定。6 u& m$ y+ c# j- y/ H* J- a+ t
实际系统中由于反射，串扰等因素的存在，你的信号边沿可能就是非线性的，如果非线性的区域时发生在（Vref）Vmeas，
file:///C:\DOCUME~1\CHENZH~1\LOCALS~1\Temp\ksohtml\wps_clip_image-24458.png 3 p& M% N$ @0 `* d/ h6 t. w4 M
手册中的数据是基于这个Vref测量得到的（线性情况下），但实际系统如果遇到这里的非线性边沿，那么这时Vref你又是如何确定呢?通常我们的做法就是将Vil和Vih作为Vref，这也就牵涉到了最大和最小飞行时间的问题。
其实好多东西是需要深入研究的
电容电感滤波作用归纳（RF）
a. 电感阻抗& m E# |: f+ b7 R2 W- B5 oZ=jwL=j*2PI*f*L=R+jX
当GSM900 (0.9GHz) : 50 OHM=j* 2*3.14*0.9GHz *L
则L=8.8 NH
同理当GSM1800（1.8GHz）
L=4.4HN
b. 电容阻抗 Z=1/jwC=1/j*2PI*f*C=R+jX
当GSM900（0.9GHz）: 50 OHM=1/j*2*3.14*0.9GHz*C
则C=3.6 PF
同理当GSM1800（1.8GHz）
C=1.8 PF
应用分析
c. 电容
当f=900MHz时，对3.6PF的电容，有阻抗为50 OHM
对22PF的电容，有阻抗大约为8 OHM，故22PF是针对射频频率900M。
当f=30MHz时， 对100PF的电容，有阻抗大约为50 OHM
对1NF的电容，有阻抗大约为 5 OHM， 故1NF是针对晶振频率26M。
当f=3MHz时， 对10NF的电容，有阻抗大约为5 OHM,故10NF是针对3MHz的频率sim 卡时钟频率。
当f=30KHz时， 对100NF的电容，有阻抗大约为50 OHM
当f=300KHz时，对100NF的电容，有阻抗大约为5 OHM， 故100NF是针对300KHz左右的小频率。
当f=30Hz时， 对100UF的电容，有阻抗大约为50 OHM
当f=300Hz时， 对10UF的电容，有阻抗大约为50 OHM
当f=3KHz时， 对10UF的电容，有阻抗大约为5OHM,故10UF是针对3KHz很低很低的频率。
d. 电感
当f=900MHz时，对8.8NH的电感，有阻抗为50 OHM
对47NH的电感，有阻抗大约为250 OHM，故47NH是针对射频频率900M。
对100NH的电感，有阻抗大约为500 OHM， 故100NH也是针对射频率。
当f=30MHz时，对250NH的电感，有阻抗大约为50 OHM，
对1UH的电感，有阻抗大约为 200 OHM, 故1UH是针对晶振频率。
当f=9GHz时， 对1 NH 的电感，有阻抗大约为50 OHM, 故1NH是针对谐波高频率。
e. 串并联对信号影响
电容串联，通该频率信号，滤除隔断低频信号
电容并联至地，滤除该频率信号，通低频信号
电感串联，滤除隔断该频率信号，通低频信号
电感并联至地，通该频率信号，滤除低频信号
电容电感滤波作用归纳（RF）
a. 电感阻抗Z=jwL=j*2PI*f*L=R+jX
当GSM900 (0.9GHz) : 50 OHM=j* 2*3.14*0.9GHz *L
则L=8.8 NH
同理当GSM1800（1.8GHz）
L=4.4HN
b. 电容阻抗 Z=1/jwC=1/j*2PI*f*C=R+jX
当GSM900（0.9GHz）: 50 OHM=1/j*2*3.14*0.9GHz*C
则C=3.6 PF
同理当GSM1800（1.8GHz）
C=1.8 PF
应用分析
c. 电容
当f=900MHz时，对3.6PF的电容，有阻抗为50 OHM
对22PF的电容，有阻抗大约为8 OHM，故22PF是针对射频频率900M。
当f=30MHz时， 对100PF的电容，有阻抗大约为50 OHM
对1NF的电容，有阻抗大约为 5 OHM， 故1NF是针对晶振频率26M。
当f=3MHz时， 对10NF的电容，有阻抗大约为5 OHM,故10NF是针对3MHz的频率sim 卡时钟频率。
当f=30KHz时， 对100NF的电容，有阻抗大约为50 OHM
当f=300KHz时，对100NF的电容，有阻抗大约为5 OHM， 故100NF是针对300KHz左右的小频率。
当f=30Hz时， 对100UF的电容，有阻抗大约为50 OHM
当f=300Hz时， 对10UF的电容，有阻抗大约为50 OHM
当f=3KHz时， 对10UF的电容，有阻抗大约为5OHM,故10UF是针对3KHz很低很低的频率。
d. 电感
当f=900MHz时，对8.8NH的电感，有阻抗为50 OHM
对47NH的电感，有阻抗大约为250 OHM，故47NH是针对射频频率900M。
对100NH的电感，有阻抗大约为500 OHM， 故100NH也是针对射频率。
当f=30MHz时，对250NH的电感，有阻抗大约为50 OHM，
对1UH的电感，有阻抗大约为 200 OHM, 故1UH是针对晶振频率。
当f=9GHz时， 对1 NH 的电感，有阻抗大约为50 OHM, 故1NH是针对谐波高频率。
e. 串并联对信号影响
电容串联，通该频率信号，滤除隔断低频信号
电容并联至地，滤除该频率信号，通低频信号
电感串联，滤除隔断该频率信号，通低频信号
电感并联至地，通该频率信号，滤除低频信号
一、串扰的抑制措施
（1）在布线资源允许的条件下，应尽可能的拉开线间距（差分线除外）并减小两根或多根信号的平行长度，不要时可采用固定最大平行长度推挤的布线方式（也称Jog式走线），即对于平行长度很长的两根信号线，在布线时可以间断式的将间距拉开，这样既可以节省紧张的布线资源，又可以有效的抑制串扰
（2）设计层叠时，在满足阻抗要求的条件下，应该尽量使信号层靠近参考面，使得传输线可以紧密的与参考面进行耦合，从而减少相邻信号线间的串扰。
（3）在布线空间允许的条件下，在串扰比较严重的两条信号线之间插入一条地线，可以减少两条信号线间的耦合，从而减小串扰。
二、电磁环境的基本要素
（1）一定存在电磁干扰源
（2）一定存在电磁干扰受体，当电磁干扰强度超出容许的界限时，被干扰设备性能会发生混乱
（3）必须在干扰源和受体之间存在耦合通道来传输有害的电磁能
只要能消除其中任何一个因素，即可解决电磁干扰，消除射频干扰源是最廉价有效的方法
当信号的边沿时间小于4-6倍的走线传输时延，信号当做高速处理。
什么是信号完整性
1）确保正确的接收所传输的所有信号
2）确保信号之间不会互相干扰而损失接收信号质量
3）确保信号不会损害任何电气元件
4）确保信号不会污染电磁频谱
信号质量定义
1）上冲、下冲、回冲、振铃
2）单调性、非单调性、抖动
上升和下降时间：上升、下降沿电压在20%-80%之间的时间。
有损传输线和无损传输线的差别（有损只电流损失，考虑电阻、电导；无损值考虑电容、电感）
驱动端反射系数：a1/b1=R0-Z0/R0+Z0
接收端反射系数：a2/b2=RL-Z0/RL+Z0
多次反射，达到稳态。反射大小取决于阻抗匹配。
1）负载开路（与入射波相位、幅度相同的全反射，反射系数：1）
2）负载阻抗等于传输线阻抗（无反射、反射系数：0）
3）负载短路（与入射波相位相反幅度相同的全反射，反射系数：-1）
4）驱动电阻等于传输线阻抗（无反射、反射系数：0）
5）驱动电阻小于传输线阻抗（过驱动、二次反射波与入射波相位相反）
6）驱动电阻等于传输线阻抗（缓驱动、二次反射波与入射反射波相位相同）
7）信号传输路径的阻抗变化造成的阻抗不匹配
8）信号传输遇到高阻抗不匹配造成正反射
9）信号传输遇到低阻抗不匹配造成负反射
阻抗不匹配的原因
1）高驱动/低负载（输出电阻小，负载电阻大）
2）没有控制阻抗的PCB层叠
3）互联结构变化
4）走线变化（线宽、介质厚度、过孔换层）
串扰发生在信号变化沿，由信号传播产生，沿走线传播。
减小串扰的措施：降低边沿变化时间、增加走线距离、减小平行走线长度、端接、地屏蔽线。
常用的端接方式：串联端接、并联端接（分上拉和下拉两种）、戴维南端接、RC（交流AC）网络端接、二极管端接
拓扑结构类型：点对点、菊花链、星型、树形、远端簇形、总线形
传输时延的单位是ps/inch(皮秒/英寸)，传输速度的单位是inch/ps（英寸/皮秒），他们是倒数的关系；传输时延与导线周围媒体的绝缘参数的平方根成正比。同轴电缆厂通常使用泡沫塑料或者有皱纹的材料来作为绝缘材料，以减小电缆的有效绝缘常数，从而减小传播时延和传输损耗。PCB板的传播时延与绝缘材料的绝缘常数和PCB线路的形状有关。常用电路板板材FR-4的绝缘常数在低频段时是4.7±20%，在高频下回恶化到4.5，计算传输时延的时候使用高频数值的4.5
file:///C:\DOCUME~1\CHENZH~1\LOCALS~1\Temp\ksohtml\wps_clip_image-7606.png
线路的几何形状决定了电场是停留在板上还是传播到空气中，如果停留在板上，材料的绝缘常数增大使得传输速度降低，封闭的地层之间的PCB走线周围的电场是全部都在板上的，因而使得FR-4的绝缘系数典型值为4.5。而最外层PCB走线由于与空气接触使得绝缘系数在1和4.5之间。所以PCB外层布线比内层布线传输速度快。
特殊陶瓷材料氧化铝用于高密度多层板（可到50层），他的一个优点就是温度膨胀系数小而且机械加工性能好，可以做到很薄，可是太贵。微波工程师也喜欢氧化铝材料是因为他可以减小谐振腔的机械结构
100条使信号完整性问题最小化的通用设计原则
策略-保持信号在整个路径中感受到的瞬态阻抗不变
A.1一个网络中信号质量问题的最小化
1.使用可控阻抗布线
2.理想情况下，所有信号应使用低电压平面作为参考平面
3.如果使用不同的电压平面作为信号的参考平面，则这些平面之间必须使紧耦合的。为此，用最薄的介质材料将不同的电压平面隔开，并使用多个电感量小的去耦电容。
4.使用2D场求解器计算给定特性阻抗的层叠设计规则时，其中包括组焊层和布线厚度的影响
5.在点到点的拓扑结构中，无论单向的还是双向的，都要使用串联端接策略
6.在多点总线中要端接总线上的所有节点
7.保持桩线的时延小于最快信号的上升时间的20%
8.终端电阻应尽可能接近封装焊盘
9.如果10pF电容的影响不要紧们就不用担心拐点的影响
10.每个信号都必须有返回路径，他位于信号路径的下方，其宽度至少信号线的3倍
11.即使信号路径布线绕道进行，也不要跨越返回路径的突变处
12.避免在信号路径中使用电气性能变化的布线
13.保持非均匀区域尽量小
14.在上升时间小于1ns的系统中，不要使用轴向引脚电阻，应使用SMT电阻并使其回路电感最小
15.当上升时间小于150ps时，尽可能减小终端SMT电阻的回路电感，或者采用集成电阻以及嵌入式电阻
16.过孔通常呈容性，减小捕获焊盘和增加反焊盘出砂孔的直径可以减小过孔的影响
17.可以考虑给低成本线接头的焊盘添加一小电容来补偿他的高电感
18.在布线时，使所有差分对的差分阻抗为一常量
19.在差分对中尽量避免不对称性，所有布线都应该如此
20.如果差分对中的线间距发生改变，也应该调整线宽来保持差分阻抗不变
21.如果在差分对的一根线上添加一根时延线，则应该添加到布线的起始端附近，并且要将这一区域内的线条间进行去耦
22.只要能保证差分阻抗不变，我们可以改变差分对的耦合状态
23.一般来说，在实际中应尽量差分对紧耦合。
24.在决定到底采用边缘耦合差分还是侧向耦合差分时，应考虑布线的密度，电路板的厚度等制约条件，以及销售厂家对层叠厚度的控制能力，如果做得好，他们是等效的
25.对于所有的板级差分对，平面上存在很大的返回电流，所以要尽量避免返回路径中的所有突变，如果有突变，对差分对中的每条线要做相同的处理
26.如果接收器中的共模抑制比很低，就要考虑端接共模信号。端接共模信号并不能消除共模信号，只是减小他的振铃
27.如果损耗很重要，应使用尽可能宽的信号线，不要使用小于5mil的布线
28.如果损耗很重要，应使布线尽量短
29.如果损耗很重要，尽量做到使容性突变最小化
30.如果损耗很重要，设计信号过孔使其具有50Ω的阻抗，这样就意味着可以尽可能减小桶壁尺寸，减小捕获焊盘尺寸，增加反焊盘出砂孔尺寸
31.如果损耗很重要，尽可能使用低损耗因子的层叠
32.如果损耗很重要，考虑采用预加重和均衡化措施
A.2串扰最小化
策略-减少信号路径和返回路径的互容互感
33.对于微带线和带状线来说，保持相邻信号路径的间距至少为线宽的2倍
34.使返回路径中的信号可能经过的突变最小化
35.如果在返回路径中必须跨越间隙，则只能使用差分对，决不能使用离得很近的单端信号布线跨越间隙
36.对于表面线条来说，是耦合长度竟可能的短，并使用厚的组焊层来减小远端串扰
37.如果远端串扰很严重的话，在表面线条的上面添加一层厚的层叠，使其成为嵌入式微带线
38.对于远端串扰很严重的耦合长度很长的传输线，采用带状线布线
39.如果不能使用耦合长度短于饱和长度，则不用考虑减小耦合长度，因为减下耦合长度对于近端串扰没有任何改善
40.尽可能使用介电常数最低的层叠介质材料，这样做可以在给定特性阻抗的情况下，使得信号路径与返回路径间的介质厚度保持最小
41.在紧耦合微带线总线中，使线间距至少在线宽的2倍以上，或者把对时序敏感的信号线布成带状线，这样可以减小确定性抖动
42.如果要求隔离度超过-60dB,应使用带有防护布线的带状线
43.通常使用2D场求解器来估计是否需要使用防护布线
44.如果使用防护布线，尽量使其达到满足要求的宽度，并用过孔使防护线与返回路径短接，如果方便的话，可以沿着防护线增加一些短接过孔，这些过孔并不像两端的过孔那样重要，但有一定的改善作用
45.使封装或者接插件的返回路径尽可能的宽，尽量短可以减小地弹
46.使用片级封装而不使用更大的封装
47.使电源平面和返回平面尽量接近，可以减小电源返回路径的地弹噪声
48.使电源平面和返回平面尽量接近，并同时与系统阻抗相匹配，可以减小信号路径中的地弹
49.避免在接插件和封装中使用共用返回路径
50.当在封装或接线头中分配引线时，应把最短的引线作为地路径，并使电源引线和地引线均匀分布在信号线的周围，或者使其尽量接近载有大量开关电流的信号线
51.所有的空引线或引脚都应接地
52.如果每个电阻都没有独立的返回路径，应避免使用单列直插电阻排
53.检查镀层以确认阻焊盘在过孔面上不存在交叠，在电源地平面对应的出砂孔之间都留有足够的空间
54.如果信号改变参考平面，则参考平面应尽量靠近信号平面，如果使用去耦电容来减小返回路径的阻抗，他的电容值并不是重要的，应选取和设计具有最低回路电感的电容才是关键
55.如果有大量信号线切换参考平面，就要使这些信号线的过孔彼此之间尽量远离，而不是使其集中在同一个地方
56.如果有信号切换参考平面，并且这些平面间具有相同的电压，则尽量将信号线过孔与返回路径过孔放置在一起
A.3减小轨道塌陷
策略-减小电源分配网路的阻抗
57.减小电源和地路径间的回路电感
58.使电源平面和地平面相邻并尽量靠近
59.在平面间使用介电常数尽量高的介质材料使平面间的阻抗最低
60.尽量使用多个成对的电源平面和地平面
61.使同向电流相隔尽量远，而反向电流相隔尽量近
62.在实际中，使电源过孔与地平面过孔尽量靠近，要使他们之间的间隔至少与过孔的长度相当
63.应将电源平面与地平面尽可能的靠近去耦电容所在的表面处
64.对相同的电源或地焊盘使用多个过孔，但要使过孔间距尽量远
65.在电源平面或地平面上布线时。应使过孔的直径尽量大
66.在电源焊盘和地焊盘上使用双键合线可以减小键合线的回路电感
67.从芯片内引出尽可能多的电源和地引脚
68.在芯片封装时引出尽可能多的电源和地引脚
69.使用尽可能短的片内互联方法，例如倒装晶片而不是键合线
70.封装的引线应尽量短，例如应使用片级封装而不是QFP封装
71.使用去耦电容焊盘间的布线和过孔尽可能的短和宽
72.在低频时使用一定量的去耦电容代替稳压器件
73.在低频时使用一定量的去耦电容来抵消等效电感
74.使用尽可能小的去耦电容，并尽量减小电容焊盘上与电源和地平面相连的互连线的长度
75.在片子上使用尽量多的去耦电容
76.在封装中应使用尽可能多的低电感的去耦电容
77.在I/O接口设计中使用差分对
A.4减小电磁干扰（EMI）
策略-减小驱动共模电流的电压，增大共模电流路径的阻抗，屏蔽、滤波是解决问题的快速方案
78.减小地弹
79.使所有布线与板子边缘的距离至少为线宽的5倍
80.采用带状线布线
81.应将高速或大电流器件放在离I/O接口尽量远的地方
82.在芯片附近放置去耦电容来减下平面中高频电流分量的扩频效应
83.使电源平面和地平面相邻并且尽可能的靠近
84.尽可能多的使用电源和地平面对
85.是使用多个电源平面和地平面时，在电源平面中修凹壁并在地平面的边沿处打短接过孔
86.尽量将地平面作为表面层
87.了解所有封装的谐振频率，当它与时钟频率的谐波发生重叠时就要改变封装的几何结构
88.在封装中避免信号在不同电压平面间切换，因为这样会产生封装谐振
89.如果封装中可能出现谐振，就在他的外部加上铁氧化体滤波薄片
90.在差分对中，减少布线的不对称性
91.在所有的差分对接头处使用规模信号扼流滤波器
92.在所有的外部电缆周围使用共模信号扼流滤波器
93.选出所有的I/O线，在时序预算要求内使用上升时间最快的信号
94.使用扩频时钟发生器在较宽的频率范围内产生谐波，并再FFC测试的带宽内减少辐射能量
95.当连接屏蔽电缆时，保持屏蔽层与外壳良好接触
96.减小屏蔽电缆接头到外壳的电感，在电缆和外壳屏蔽层之间使用同轴接头
97.设备支架不能破坏外壳的完整性
98.只有在互联时才能破坏外壳的完整性
99.使开孔的直径小于可能泄露的最低频率辐射的波长，使用数量多而直径小的开孔比数量少的而直径大的开孔要好
100.导致产品交货推迟就是最昂贵的规则
1.信号的上升时间约是时钟周期的10%，即1/10×1/Fclk，例如：100MHz时钟的上升时间大约是1ns
2.理想方波的n次谐波的振幅约是时钟电压幅度的2/nπ 倍；例如，1V时钟信号的第一次谐波幅度约为0.6V，第三次谐波的幅度约是0.2V
3.信号的带宽和上升时间的关系是：BW=0.35/RT；例如，如果上升时间是1ns，则带宽是350MHz，如果是互联线的带宽是3GHz，则他可传输的最短的上升时间约是0.1ns
4.如果不知道上升时间，可以认为信号带宽约是时钟频率的5倍，例如，时钟频率是1GHz，则信号的带宽约是5GHz
5.LC电路的谐振频率是5GHz/sqrt（LC），L的单位是nH，C的单位是pF;例如，封装引线和它的返回路径间的回路自感是7nH,它的电容约为1pF，其谐振频率约是2GHz
6.在400MHz内，轴向引脚电阻可以看做理想电阻，在2GHz内，SMT0603电阻可以看做理想电阻
7.轴向引脚电阻的ESL（引线电感）约是8nH,SMT的电阻ESL约是1.5nH
8.直径为1mil的金键合线的单位长度电阻约是1Ω/inch；例如，50mil长的键合线的电阻约是50mΩ
9.24AWG线的线径约是20mil，电阻率约是25mΩ/ft
10.过孔的直径越大，它的扩散电感就越低，一个直径为25mil过孔的扩散电感约为50pH
11.如果有一个出砂孔区域，当空闲面积占到50%时，将会使平面对间的回路电感增加25%
12.铜的趋肤深度与频率的平方成根成反比，1GHz时，其为2μm，所以，10MHz时，铜的趋肤深度是20μm
13.在50Ω的1盎司铜传输线中，当频率高于50MHz时，单位长度回路电感为一常数，这说明在频率高于50MHz时，特性阻抗是一常数
14.铜中电阻的速度极慢，也就是1cm/s
15.信号在空气中的速度约是12inch/ns，大多数聚合材料中的信号速度约是6inch/ns
16.大多数碾压材料中，线延迟L/V约是170ps/inch
17.信号的空间延伸等于上升时间×速度，即RT×6inch/ns；例如，如果上升时间0.5ns，当信号在电路板上传播时，其前沿的空间延伸是3inch
18.传输线的特性阻抗与单位长度电容成反比
19.FR4中，所有50Ω传输线的单位长度电容约是3.3pF/inch；例如，BGA引线设计成50Ω，且长为0.5inch，它的电容约是1.7pF
20.FR4中，所有50Ω传输线的单位长度电感约是8.3nH/inch；例如，如果接头的阻抗为50Ω，且长为0.5inch，则信号/返回路径的回路电感是4nH
21.对于FR4中的50Ω微带线，其介质厚度约是线宽的一半；例如，如果线宽是10mil，则介质厚度约是5mil
22.对于FR4中的50Ω带状线，其平面间的间隔是信号线宽的2倍；例如，如果线宽是10mil，则两平面间的间隔是20mil
23.在远小于信号的往返时间内，传输线的阻抗就是特性阻抗；例如，当驱动一段3inch的50Ω传输线，所有上升时间短于1ns的驱动源在沿线传输并发生上升跳变时间感受到的就是50Ω恒定负载
24.一段传输线的总电容和时延的关系是C=TD÷Z0；例如，如果传输线的TD是1ns，特性阻抗为50Ω，则信号路径和返回路径间的电容是20pF
25.一段传输线的总电感和时延的关系是L=TD×Z0；例如，如果传输线的TD是1ns，特性阻抗为50Ω，则信号路径和返回路径间的电感是50nH
26.如果50Ω的微带线中返回路径的宽度相等，则其特性阻抗比返回路径无限宽时的特性阻抗高20%
27.如果50Ω的微带线中返回路径的宽度至少是信号线宽的3倍，则其特性阻抗比返回路径无限宽时的特性阻抗偏差小于1%
28.布线的宽度可以影响特性阻抗，厚度增加1mil，阻抗就减少2Ω；例如，0.5盎司铜线与1盎司的铜线相比，厚度增加了0.7mil，布线阻抗减小了约1Ω
29.微带线顶部的组焊层厚度会使特性阻抗减小，厚度增加1mil，阻抗减小2Ω；例如，0.5mil组焊层会使特性阻抗约减小1Ω
30.为了得到精确的集总电路近似，在每个上升时间的空间延伸里至少要有3.5个LC节；例如，如果上升时间是1ns，在FR4中的延伸空间就是6inch，那么为了达到精确的近似，在没6inch内至少需要3.5个LC节，即每隔2inch就有1节
31.单节LC模型的带宽是0.1/TD；例如，假设传输线的时延是1ns，如果单节LC电路模拟，则带宽可达到100MHz
32.如果传输线时延比信号上升时间的20%短，就不需要对传输线进行端接
33.在50Ω系统中，5Ω的阻抗变化引起的反射系数是5%
34.保持所有的突变（inch）尽量短于上升时间（ns）的量值；例如，如果上升时间是0.5ns，应保持所有阻抗突变长度小于0.5inch，如这样来设计过孔区域的颈状长度，就是可以接受的。
35.远端的容性负载会增加信号的上升时间，10-90%约是（100×C）ps，其中C的单位为pF，例如，如果接收器的输入门电容的典型值是2pF，则RC制约的上升时间约是200ps
36.如果突变的电容小于0.004×RT，则可能不会产生问题，例如，如果上升时间是1ns，突变电容至少应0.004nF,即4pF
37.50Ω传输线拐角的电容（pF）是线宽（mil）的2倍，例如，50Ω线条的线宽是10mil，则90度拐角处的电容为20pF。当上升时间为0.02pF/0.004=5ps时，他可能会引起反射问题
38.容性突变会使50%点的时延增加0.5×Z0×C0；例如，如果50Ω传输线的电容是1pF，增加的时延就是25ps
39.如果突变的电感（nH）小于上升时间（ns）的10倍，则不会产生问题；例如，如果上升时间是1ns，最大可以接受的感性突变约是10nH
40.对上升时间少于1ns的信号，回路电感约为10nH的轴向引脚电阻可能会产生较多的反射噪声，这时可换成片式电阻
41.在50Ω系统中，需要用4pF电容来补偿10nH电感
42.1GHz时，1盎司铜线的电阻约是其在DC状态下电阻的15倍
43.1GHz时，8mil宽的线条的电阻产生的衰减与介质材料产生的衰减相当，并且介质材料产生的衰减随着频率的变化得更快
44.对于3mil或更宽的线条而言，低损耗状态全是发生在10MHz频率以上，在低损耗状态时，特性阻抗及信号速度与损耗和频率无关，在常见的板级互联中不存在由损耗引起的色散现象
45.-3dB衰减相当于初始功率减小50%，初始电压幅度减小到70%
46.-20dB衰减相当于初始频率减小到1%，初始电压幅度减小到10%
47.当处于趋肤效应时，信号路径与返回路径的单位长度串联约是（8/W）×sqrt（F）（其中线宽w：mil，频率F：GHz），例如，10mil宽的线条，其串联电阻约是0.8Ω/inch，并且与频率的平方根成正比
48.50Ω的传输线中，由导体产生的单位长度衰减约是30/(WZ0)dB/inch，并且与频率的平方根成正比
49.FR4的耗散因子约是0.02
50.1GHz时，FR4中由介质材料产生的衰减约是0.1dB/inch，并随频率线性增加。
51.对于FR4中的8mil宽，50Ω传输线，在1GHz时，其导体的损耗与介质材料损耗相等
52.受耗散因子的制约，FR4互连线（其常是Len）的带宽约是30GHz/Len；例如，50Ω、10inch长的传输线带宽是3GHz
53.FR4互联线可以传播的最短上升时间是10ps/inch×Len；例如，50Ω的FR4线长10inch时，它可以传播的信号的上升时间至少是100ps
54.如果互联线长度（inch）大于上升时间（ns）的50倍，则FR4介质板中由损耗引起的上升边退化是不可忽略的；例如，如果上升时间是200ps，当线长大于10inch时，必须考虑损耗
55.一对50Ω的微带传输线中，线间距与线宽相等时，信号线间的耦合电容约占5%
56.一对50Ω的微带传输线中，线间距与线宽相等时，信号线间的耦合电感约占15%
57.对于1ns的上升时间，FR4中近端噪声的饱和长度是6inch，它与上升时间成比例；例如，如果上升时间是0.5ns，饱和长度是3inch
58.一根线的负载电容是一常数，与附近其他线条的接近程度无关
59.对于50Ω微带线，线间距与线宽相等时，近端串扰约为5%
60.对于50Ω微带线，线间距与线宽2倍时，近端串扰约为2%
61.对于50Ω微带线，线间距与线宽3倍时，近端串扰约为1%
62.对于50Ω带状线，线间距与线宽相等时，近端串扰约为6%
63.对于50Ω带状线，线间距与线宽2倍时，近端串扰约为2%
64.对于50Ω带状线，线间距与线宽3倍时，近端串扰约为0.5%
65.一对50Ω微带线传输线中，线间距与线宽相等时，远端噪声是4%×TD/RT，如果线时延1ns，上升时间是0.5ns，则远端噪声是8%
66.一对50Ω微带线传输线中，线间距与线宽2倍时，远端噪声是2%×TD/RT，如果线时延1ns，上升时间是0.5ns，则远端噪声是4%
67.一对50Ω微带线传输线中，线间距与线宽3倍时，远端噪声是1.5%×TD/RT，如果线时延1ns，上升时间是0.5ns，则远端噪声是3%
68.带状线或者完全嵌入式微带线上没有远端噪声
69.在50Ω总线中，线间距与线宽相等时，受害线上75%的串扰来源于受害线两边临近的那两根线
70.在50Ω总线中，不管是带状线还是微带线，要使最坏的情况下的近端噪声源低于5%,就必须保持线间距大于线宽的2倍
71.在50Ω总线中，线间距与线宽相等时，受害线上95%的串扰来源于受害线两边距离最近的每边各两根线条
72.在50Ω总线中，线间距与线宽相等时，受害线上100%的串扰来源于受害线两边临近的那两根线条，这时可以忽略与总线中其他所有线条的耦合
73.对于表面布线，加大相邻信号线间的距离使之足以添加一个防护布线，串扰常常就会减小到一个可以接受的水平，而且这时没必要增加防护布线，添加终端短接的防护布线可以将串扰减小约50%
74.对于带状线，使用防护布线可以使串扰减小到不用防护布线时的10%
75.为了保持开关噪声在可接受的水平，必须使互感小于2.5nH×上升时间（ns）；例如，如果上升时间是0.5ns，由于两对信号/返回路径对间的耦合产生开关噪声串扰，为使此值保持在一个可接受的水平，互感应小于1.3nH
76.对于受开关噪声限制的接插件或者封装来说，最大可用的时钟频率是250MHz/（N×Lm），其中，Lm是信号/返回路径对之间的互感（nH）,N是同时开关线的数量；例如，如果4个引脚共用一个返回路径，没对引脚之间的互感约是1nH,则接插件的最大可用时钟频率是250MHz/4≈60MHz
77.在LVDS信号中，共模信号分量是比差分信号分量大2倍以上
78.如果之间没有耦合，差分对的差分阻抗是其中任意一个单端线阻抗的2倍
79.一对50Ω微带线，只要其中一根线的电压维持在高或者低不变，则另一根线的单端特性阻抗就与临近线的距离完全无关
80.在紧耦合差分微带线中，与线宽等于线距时的耦合相比，线条离得很远而没有耦合时，差分特性阻抗仅会降低10%左右
81. 在宽耦合差分微带线中，线间距至少要比线宽大，这么做的目的是为了获得可高达100Ω的差分阻抗
82.FCC的B级要求是，在100MHz时，3M远处的远场强度要小于150μV/M
83. 邻近的单端攻击线在强耦合差分对上产生的差分信号串扰比弱耦合差分对上少30%
84. 邻近的单端攻击线在强耦合差分对上产生的共模信号串扰比弱耦合差分对上多30%
100条估计信号完整性效应的经验法则
1、 信号上升时间约是时钟周期的10%，即1/10x1/Fclock。例如100MHZ使中的上升时间大约是1NS.
2、 理想方波的N次谐波的振幅约是时钟电压副值的2/（N π）倍。例如，1V时钟信号的第一次谐波幅度约为0.6V，第三次谐波的幅度约是0.2V。
3、 信号的带宽和上升时间的关系为：BW=0.35/RT。例如，如果上升时间是1NS,则带宽是350MHZ。如果互连线的带宽是3GHZ,则它可传输的最短上升时间约为0.1NS。
4、 如果不知道上升时间，可以认为信号带宽约是时钟频率的5倍。
5、 LC电路的谐振频率是5GHZ/sqrt(LC),L的单位为NH,C的单位为PF.
6、 在400MHZ内，轴向引脚电阻可以看作理想电阻；在2GHZ内，SMT0603电阻可看作理想电阻。
7、 轴向引脚电阻的ESL（引脚电阻）约为8NH,SMT电阻的ESL约是1.5NH。
8、 直径为1MIL的近键合线的单位长度电阻约是1欧姆/IN。
9、 24AWG线的直径约是20MIL,电阻率约为25毫欧姆/FT。
10、1盎司桶线条的方块电阻率约是每方块0.5豪欧姆。
11、在10MHZ时，1盎司铜线条就开始具有趋肤效应。
12、直径为1IN球面的电容约是2PF。
13、硬币般大小的一对平行板，板间填充空气时，他们间的电容约为1PF。
14、当电容器量板间的距离与板子的宽度相当时，则边缘产生的电容与平行板形成的产生的电容相等。例如，在估算线宽为10MIL、介质厚度为10MIL的微带线的平行板电容时，其估算值为1PF/IN,但实际的电容约是上述的两倍，也就是2PF/IN。
15、如果问对材料特性一无所知，只知道它是有机绝缘体，则认为它的介电常数约为4。
16、1片功率为1W的芯片，去耦电容（F）可以提供电荷使电压降小于小于5%的时间（S）是C/2。
17、在典型电路板钟，当介质厚度为10MIL时，电源和地平面间的耦合电容是100PF/IN平方，并且它与介质厚度成反比。
18、如果50欧姆微带线的体介电常数为4，则它的有效介电常数为3。
19、直径为1MIL的圆导线的局部电感约是25NH/IN或1NH/MM。
20、由10MIL厚的线条做成直径为1IN的一个圆环线圈，它的大小相当于拇指和食指围在一起，其回路电感约为85NH。
21、直径为1IN的圆环的单位长度电感约是25NH/IN或1NH/MM。例如，如果封装引线是环形线的一部分，且长为0.5IN,则它的电感约是12NH。
22、当一对圆杆的中心距离小于它们各自长度的10%时，局部互感约是各自的局部互感的50%。
23、当一对圆杆中心距与它们的自身长度相当时，它们之间的局部互感比它们各自的局部互感的10%还要少。
24、SMT电容（包括表面布线、过孔以及电容自身）的回路电感大概为2NH,要将此数值降至1NH以下还需要许多工作。
25、平面对上单位面积的回路电感是33PHx介 质厚度（MIL）。
26、过孔的直径越大，它的扩散电感就越低。一个直径为25MIL过孔的扩散电感约为50PH。
27、如果有一个出沙孔区域，当空闲面积占到50%时，将会使平面对间的回路电感增加25%。
28、铜的趋肤深度与频率的平方跟成反比。1GHZ时，其为2UM。所以，10MHZ时，铜的趋肤是20UM。
29、在50欧姆的1盎司铜传输线中，当频率约高于50MHZ时，单位长度回路电感为一常数。这说明在频率高于50MHZ时，特性阻抗时一常数。
30、铜中电子的速度极慢，相当于蚂蚁的速度，也就是1CM/S。
31、信号在空气中的速度约是12IN/NS。大多数聚合材料中的信号速度约为6IN/NS。
32、大多数辗压材料中，线延迟1/V约是170PS/IN。
33、信号的空间延伸等于上升时间X速度，即RTx6IN/NS。
34、传输线的特性阻抗与单位长度电容成反比。
35、FR4中，所有50欧姆传输线的单位长度电容约为3.3PF/IN。
36、FR4中，所有50欧姆传输线的单位长度电感约为8.3NH/IN。
37、对于FR4中的50欧姆微带线，其介质厚度约是线宽的一半。
38、对于FR4中的50欧姆带状线，其平面间的间隔时信号线线宽的2倍。
39、在远小于信号的返回时间之内，传输线的阻抗就是特性阻抗。例如，当驱动一段3IN长的50欧姆传输线时，所有上升时间短与1NS的驱动源在沿线传输并发生上升跳变时间内感受到的就是50欧姆恒定负载。
40、一段传输线的总电容和时延的关系为C=TD/Z0。
41、一段传输线的总回路电感和时延的关系为L=TDxZ0。
42、如果50欧姆微带线中的返回路径宽度与信号线宽相等，则其特性阻抗比返回路径无限宽时的特性阻抗高20%。
43、如果50欧姆微带线中的返回路径宽度至少时信号线宽的3倍，则其特性阻抗与返回路径无限宽时的特性阻抗的偏差小于1%。
44、布线的厚度可以影响特性阻抗，厚度增加1MIL,阻抗就减少2欧姆。
45、微带线定部的阻焊厚度会使特性阻抗减小，厚度增加1MIL,阻抗减少2欧姆。
46、为了得到精确的集总电路近似，在每个上升时间的空间延伸里至少需要有3.5个LC节。
47、单节LC模型的带宽是0.1/TD。
48、如果传输线时延比信号上升时间的20%短，就不需要对传输线进行端接。
49、在50欧姆系统中，5欧姆的阻抗变化引起的反射系数是5%。
50、保持所有的突变（IN）尽量短于上升时间（NS）的量值。
倪胜<ns1213@163.com> 15:04:26
51、远端容性负载会增加信号的上升时间。10-90上升时间约是（100xC）PS,其中C的单位是PF。
52、如果突变的电容小于0.004XRT,则可能不会产生问题。
53、50欧姆传输线中拐角的电容（Ff）是线宽（MIL）的2倍。
54、容性突变会使50%点的时延约增加0.5XZ0XC。
55、如果突变的电感（NH）小于 上升时间（NS）的10倍，则不会产生问题。
56、对上升时间少于1NS的信号，回路电感约为10NH的轴向引脚电阻可能会产生较多的反射噪声，这时可换成片式电阻。
57、在50欧姆系统中，需要用4PF电容来补偿10NH的电感。
58、1GHZ时，1盎司铜线的电阻约是其在DC状态下电阻的15倍。
59、1GHZ时，8MIL宽的线条的电阻产生的衰减与介质此材料产生的衰减相当，并且介质材料产生的衰减随着频率变化得更快。
60、对于3MIL或更宽的线条而言，低损耗状态全是发生在10MHZ频率以上。在低损耗状态时，特性阻抗以及信号速度与损耗和频率无关。在常见的板级互连中不存在由损耗引起的色散现象。
61、-3DB衰减相当于初始信号功率减小到50%，初始电压幅度减小到70%。
62、-20DB衰减相当于初始信号功率减小到1%，初始电压幅度减小到10%。
63、当处于趋肤效应状态时，信号路径与返回路径的单位长度串联约是（8/W）Xsqrt(f)(其中线宽W:MIL;频率F:GHZ)。
64、50欧姆的传输线中，由导体产生的单位长度衰减约是36/(Wz0)DB/IN。
65、FR4的耗散因子约是0.02。
66、1GHZ时，FR4中由介质材料产生的衰减约是0.1DB/IN，并随频率线性增加。
67、对于FR4中的8MIL宽、50欧姆传输线，在1GHZ时，其导体损耗与介质材料损耗相等。
68、受损耗因子的制约，FR4互连线（其长是LEN）的带宽约是30GHZ/LEN。
69、FR4互连线可以传播的最短时间是10PS/INxLEN。
70、如果互连线长度（IN）大于上升时间（NS）的50倍，则FR4介质板中由损耗引起的上升边退化是不可忽视的。
71、一对50欧姆微带传输线中，线间距与线宽相等时，信号线间的耦合电容约占5%。
72、一对50欧姆微带传输线中，线间距与线宽相等时，信号线间的耦合电感约占15%。
73、对于1NS的上升时间，FR4中近端噪声的饱和长度是6IN,它与上升时间成比例。
74、一跟线的负载电容是一个常数，与附近其他线条的接近程度无关。
75、对于50欧姆微带线，线间距与线宽相等时，近端串扰约为5%。
76、对于50欧姆微带线，线间距是线宽的2倍时，近端串扰约为2%。
77、对于50欧姆微带线，线间距是线宽的3倍时，近端串扰约为1%。
78、对于50欧姆带状线，线间距与线宽相等时，近端串扰约为6%。
79、对于50欧姆带状线，线间距是线宽的2倍时，近端串扰约为2%。
80、对于50欧姆带状线，线间距是线宽的3倍时，近端串扰约为0.5%。
81、一对50欧姆微带传输线中，间距与线宽相等时，远端噪声是4%Xtd/rt。如果线时延是1ns,上升时间时0.5ns，则远端噪声是8%。
82、一对50欧姆微带传输线中，间距是线宽的2倍时，远端噪声是2%Xtd/rt。如果线时延是1ns,上升时间时0.5ns，则远端噪声是4%。
83、一对50欧姆微带传输线中，间距是线宽的3倍时，远端噪声是1.5%Xtd/rt。如果线时延是1ns,上升时间时0.5ns，则远端噪声是4%。
84、带状线或者完全嵌入式微带线上没有远端噪声。
85、在50欧姆总线中，不管是带状线还是微带线，要使最怀情况下的远端噪声低于5%，就必须保持线间距大于线宽的2倍。
86、在50欧姆总线中，线间距离等于线宽时，受害线上75%的窜扰来源于受害线两边邻近的那两跟线。
87、在50欧姆总线中，线间距离等于线宽时，受害线上95%的窜扰来源于受害线两边距离最近的每边各两根线条。
88、在50欧姆总线中，线间距离是线宽的2倍时，受害线上100%的窜扰来源于受害线两边邻近的那两根线条。这是忽略与总线中其他所有线条间的耦合。
89、对于表面布线，加大相邻信号线间的距离使之足以添加一个防护布线，串扰常常就会减小到一个可以接受的水平，而且这是没必要增加防护布线。添加终端短接的防护布线可将串扰减小到50%。
90、对于带状线，使用防护线可以使串扰减小到不用防护线时的10%。
91、为了保持开关噪声在可以接受的水平，必须时互感小于2.5nhx上升时间（ns）。
92、对于受开关噪声限制的接插件或者封装来说，最大可用的时钟频率是250MHZ/(NxLm)。其中，Lm是信号/返回路径对之间的互感（nh），N是同时开馆的数量。
93、在LVDS信号中，共模信号分量是比差分信号分量达2倍以上。
94、如果之间没有耦合，差分对的差分阻抗是其中任意一个单端线阻抗的2倍。
95、一对50欧姆微带线，只要其中一跟线的电压维持在高或低不变，则另一跟线的单端特性阻抗就与邻近线的距离完全无关。
96、在紧耦合差分微带线中，与线宽等于线间距时的耦合相比，线条离得很远而没有耦合时，差分特性阻抗仅会降低10%左右。
97、对于宽边耦合差分对，线条间的距离应至少比线宽大，这么做的目的是为了获得可高达100欧姆的查分阻抗。
98、FCC的B级要求是，在100MHZ时，3M远处的远场强度要小于150UV/M.
99、邻近的单端攻击次线在强耦合差分对上产生的差分信号串扰比弱耦合差分对上的少30%。
100、邻近的单端攻击次线在强耦合差分对上产生的共模信号串扰比弱耦合差分对上的多30%。
信号的上升时间可以用Tcycle*10%来估算。
高频下才会有传输线效应发生: △I = C*△U/△t （C为分布电容）因此当在短的时间内，传输线上的电压值产生较大的变化时，就会产生较大的电流，这个电流即为信号回流。
交流信号在传输线上传播中的每一步遇到不变的瞬间阻抗就被称为特征阻抗，也称为浪涌阻抗，记为Z0。可以通过传输线上输入电压对输入电流的比率值(V/I)来表示
不等同于电阻，它的值应该是信号在传输过程中遇到的电抗（容抗+感抗）与传输线自身电阻值的和。而传输线的走线一般较短，它的自身电阻值非常小。因此传输线的特征阻抗主要与传输线的线厚，线宽（感抗，容抗），以及它与其参考层面的介质厚度（容抗）有关
差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢?在 PCB 设计中又如何能保证其良好的性能呢?带着这两个问题，我们进行下一部分的讨论。何为差分信号?通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：& R" v3 I2 |！ u2 E5 T a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。1 l3 r+ Q$ `: K2 u b.能有效抑制 EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的 LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。% }; p% r; B+ h( Z4 S6 \' e; t& v6 R对于 PCB 工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过 Layout 的人都会了解差分走线的一般要求，那就是“等长、等距”。等长是为了保证两个差分信号时刻保持相反极性，减少共模分量；等距则主要是为了保证两者差分阻抗一致，减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下 PCB 差分信号设计中几个常见的误区。 a |8 K/ f; e' f+ r误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路.在 PCB 电路设计中，一般差分走线之间的耦合较小，往往只占 10~20%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路，尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加 EMI，要尽量避免。也有些设计人员认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制?不给共模信号提供地阻抗回路，势必会造成 EMI 辐射，这种做法弊大于利。' j. Q u% z) C* O+ b3 i误区二：认为保持等间距比匹配线长更重要。在实际的 PCB 布线中，往往不能同时满足差分设计的要求。由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行.PCB 差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。误区三：认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的，但不是绝对的，如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制 EMI 的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢?增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4 倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。此外，通过地平面的隔离也可以起到很好的屏蔽作用，这种结构在高频的（10G以上）IC 封装PCB 设计中经常会用采用，被称为 CPW 结构，可以保证严格的差分阻抗控制（2Z0）.+ B9 x; m: w9 N0 ]差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果，引入共模噪声。此外，如果相邻两层耦合不够紧密的话，会降低差分走线抵抗噪声的能力，但如果能保持和周围走线适当的间距，串扰就不是个问题。在一般频率（GHz 以下），EMI 也不会是很严重的问题，实验表明，相距 500Mils 的差分走线，在3 米之外的辐射能量衰减已经达到 60dB，足以满足 FCC 的电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。
开关电源因体积小、功率因数较大等优点，在通信、控制、计算机等领域应用广泛。但由于会产生电磁干扰，其进一步的应用受到一定程度上的限制。本文将分析开关电源电磁干扰的各种产生机理，并在其基础之上，提出开关电源的电磁兼容设计方法。
开关电源的电磁干扰分析
开关电源的结构如图1所示。首先将工频交流整流为直流，再逆变为高频，最后再经整流滤波电路输出，得到稳定的直流电压。电路设计及布局不合理、机械振动、接地不良等都会形成内部电磁干扰。同时，变压器的漏感和输出二极管的反向恢复电流造成的尖峰，也是潜在的强干扰源。
图1 AC/DC开关电源基本框图
1 内部干扰源
● 开关电路
开关电路主要由开关管和高频变压器组成。开关管及其散热片与外壳和电源内部的引线间存在分布电容，它产生的du/dt具有较大幅度的脉冲，频带较宽且谐波丰富。开关管负载为高频变压器初级线圈，是感性负载。当原来导通的开关管关断时，高频变压器的漏感产生了反电势E＝-Ldi/dt，其值与集电极的电流变化率成正比，与漏感成正比，迭加在关断电压上，形成关断电压尖峰，从而形成传导干扰。
● 整流电路的整流二极管
输出整流二极管截止时有一个反向电流，其恢复到零点的时间与结电容等因素有关。它会在变压器漏感和其他分布参数的影响下产生很大的电流变化di/dt，产生较强的高频干扰，频率可达几十兆赫兹。
● 杂散参数
由于工作在较高频率，开关电源中的低频元器件特性会发生变化，由此产生噪声。在高频时，杂散参数对耦合通道的特性影响很大，而分布电容成为电磁干扰的通道。
2 外部干扰源
外部干扰源可以分为电源干扰和雷电干扰，而电源干扰以“共模”和“差模”方式存在。同时，由于交流电网直接连到整流桥和滤波电路上，在半个周期内，只有输入电压的峰值时间才有输入电流，导致电源的输入功率因数很低（大约为0.6）。而且，该电流含有大量电流谐波分量，会对电网产生谐波“污染”。
开关电源的EMC设计
产生电磁干扰有3个必要条件：干扰源、传输介质、敏感设备，EMC设计的目的就是破坏这3个条件中的一个。针对于此，主要采取的方法有：电路措施、EMI滤波、屏蔽、印制电路板抗干扰设计等。
1 降低开关损耗和开关噪声的软开关技术
软开关是在硬开关基础上发展起来的一种基于谐振技术或利用控制技术实现的在零电压/电流状态下的先进开关技术。
软开关的实现方法是：在原电路中增加小电感、电容等谐振元件，在开关过程前后引入谐振，消除电压、电流的重叠。图2给出了一种使用软开关技术的基本开关单元。
图2 降压斩波器中的基本开关单元
2 减小干扰源干扰能量的缓冲电路
在开关控制电源的输入部分加入缓冲电路（见图3），其由线性阻抗稳定网络组成，用于消除电力线干扰、电快速瞬变、电涌、电压高低变化和电力线谐波等潜在的干扰。缓冲电路器件参数为D1为MUR460，R1=500Ω，C=6nF，L=36mH，R=150Ω。
图3 缓冲电路
3 切断干扰噪声传播路径的EMI滤波
在开关电源输入和输出电路中加装EMI滤波器，是抑制传导发射的一个很有效方法。其参数主要有：放电电阻、插入损耗、Cx电容、Cy电容和电感值。其中，插入损耗是滤波器性能的一个关键参数。在考虑机械性能、环境、成本等前提下，应该尽量使插入损耗大一些。用共模、差模干扰的测量结果与标准限值，加上适当的裕量可得到滤波器的插入损耗IL。
ILCM(dB)=Vcm(dB)-Vlimt(dB)-3(dB)+M(dB) (1); q+ s) H5 M1 o6 \+ g' W
ILDM(dB)=VDM(dB)-Vlimt(dB)-3(dB)+M(dB) (2)
式中，3dB表示在分离共模、差模传导干扰的测试过程中测试结果比实际值大3dB；M(dB)表示设计裕量，一般取6dB；Vlimit(dB)为相关标准如CISPR,FCC等规定的传导干扰限值。
图4是220V/50Hz交流输入的开关电源交流侧EMI滤波器的电路。Cy＝3300pF，L1、L2＝0.7mH，它们构成共模滤波电路，抑制0.5～30MHz的共模干扰信号。Cx＝0.1μF，L3、L4＝200～500μH，采用金属粉压磁芯，与L1/L2、Cx构成L-N端口间低通滤波器，用于抑制电源线上存在的0.15～ 0.5MHz差模干扰信号。R用于消除可能在滤波器中出现的静电积累。
图4 开关电源交流侧EMI滤波器电路
图5是开关电源的直流输出侧滤波电路，它由共模扼流圈L1、L2，扼流圈L3和电容C1、C2组成。为了防止磁芯在较大的磁场强度下饱和而使扼流圈失去作用，磁芯必须采用高频特性好且饱和磁场强度大的恒μ磁芯。
图5 支流侧滤波电路
4 用屏蔽来抑制辐射及感应干扰
开关电源干扰频谱集中在30MHz以下的频段，直径r＜λ/2π,主要是近场性质的电磁场，且属低阻抗场。可用导电良好的材料对电场屏蔽，而用导磁率高的材料对磁场屏蔽。此外，还要对变压器、电感器、功率器件等采取有效的屏蔽措施。屏蔽外壳上的通风孔最好为圆形，在满足通风的条件下，孔的数量可以多，每个孔的尺寸要尽可能小。接缝处要焊接，以保证电磁的连续性。屏蔽外壳的引入、引出线处要采取滤波措施。对于电场屏蔽，屏蔽外壳一定要接地。对于磁场屏蔽，屏蔽外壳不需接地。
5 合理的PCB布局及布线
敏感线路主要是指控制电路和直接与干扰测量设备相连的线路。要降低干扰水平，最简单的方法就是增大干扰源与敏感线路的间距。但由于受电源尺寸的限制，单纯的增大间距并非解决问题的最佳途径，更为合理的方法是根据干扰电场的分布情况将敏感线路放在干扰较弱的地方。PCB抗干扰布局设计流程如图6所示。
开关电源印制板EMC辅助设计的软件方法
1引言
减小电子设备的EMI，印制板（PCB）的设计是个关键。一种好的布线方案可以在不修改电路拓扑和增加任何元件的情况下降低干扰水平。但目前PCB的设计在大多数情况下只是一种依赖于经验的尝试性设计过程，国外称之为“trial＆error”设计方法，带有很大的盲目性。PCB上主要的干扰耦合方式是传导干扰和近场干扰（包括电场干扰和磁场干扰）。它们常常可以用杂散电阻、电容、电感来表示。PCB的设计目标之一就是设法降低这些杂散参数，减小印制电路之间不必要的干扰耦合。
许多文献都列举了一些减少印制电路间杂散参数的方法，但这些方法往往过于笼统，实际应用中很大程度上还是依赖于经验。目前也有使用数值技术来提取PCB杂散参数建立仿真模型的辅助设计软件包，虽然仿真结果能与测量结果吻合较好，但这类方法本质上是把trial＆error设计方法从硬件平台移植到软件平台上，并不能指导如何布线以减小线路间的杂散参数。毕竟这些方法都是从集中电路的角度去分析干扰的，而EMI本质上是个场的问题，故仍有相当的局限性。
2基本原理
电场耦合是由位移电流干扰引起的，用Maxwell方程描述为：表示变化的电场将产生位移电流，其中位移电流密度（x,y,z,t）和电位移密度（x,y,z,t）都是空间和时间的函数。根据经验，绝大多数开关电源产生的干扰都集中在200MHz以下，频率在200MHz以上的干扰其幅值已经很小了。而大多数PCB的几何尺寸都远小于200MHz电磁波的波长，可作准静态场近似。在此条件下，场量可写成相互独立的空间量和时间量的乘积。故式（1）可写为：其中φ(x,y,z)是空间任意一点(x,y,z)电位φ(x,y,z,t)的空间分量，φ(t)是该点电位的时间分量。(x,y,z)是该点位移电流密度(x,y,z,t)的空间分量，是其时间分量。在准静态场条件下，这些空间量和时间量之间是相互独立的。要减小印制电路间的电场干扰，可以通过降低时间分量和空间分量（x,y,z）来实现。延长开关器件的导通/关断时间可以减小，但这样会增大开关损耗，降低效率。另一个方法是减小（x,y,z）,可以通过选择合适的布线方案，把敏感电路放在较小的地方来实现。对开关电源来说，干扰源主要集中在与开关器件相连、电压变化率dv/dt相对较大的几根导线上〖2〗。选择合适的布线方案，首先要计算出干扰源的干扰强度分布图。根据分布的情况，把敏感电路放在较小的地方，可以减小其受干扰的程度，这是我们用“场”的方法来布线的基本思想〖3〗。
印制导线间的干扰耦合水平不完全由相互位置决定，与导线的大小、形状也有关系。为了能够综合评价敏感导线与干扰导线之间的耦合程度，我们提出了
图1耦合系数与电容的关系
一种新的评价参数－耦合系数（CouplingIndex），如式（4）所示。其基本思想是把敏感导线细分为N个网格，是第n个网格的位移电流密度的大小，ΔA(n)是第n个网格的面积。把所有网格的与ΔA(n)的乘积相加之和做为耦合系数评价敏感导线与干扰导线之间的耦合程度。与电容的计算相比，耦合系数的计算非常简单，只占用很少的计算机资源，可以根据实时的耦合系数计算结果及时调整布线方案，改进设计。而不用等整块PCB设计完成，再用软件包提取杂散参数以建立仿真模型，输入仿真软件包，仿真结果不行再回头修改设计。
表1列出了九种不同的布线设计，分别给出了相应的耦合系数和电容值计算结果。比较这些结果可以发现，印制导线的大小、形状和相对位置都会影响它们之间的耦合系数和电容值。为了更清楚地反映两者的关系，把耦合系数和电容值绘入同一张图中并进行线性回归分析，如图1所示。其相关系数为0.98，表明耦合系数能够很好地反映导线间的耦合程度。依据耦合系数进行布线是可行的。
表1不同布线设计时的耦合系数和电容值
序号 干扰导线和敏感导线 耦合系数 电容值（pF）
No.1 571.05 8.30×10－3
No.2 482.28 6.58×10－3
No.3 103.31 1.68×10－3
No.4 1535.7 36.5×10－3
No.5 776.35 11.3×10－3
No.6 572.01 8.45×10－3
No.7 1432.9 29.0×10－3
No.8 1003.5 21.0×10－3
No.9 1003.6 21.0×10－3
3试验验证
图2的试验装置用来进一步证实这个思想。印制导线经屏蔽电缆与信号发生器HP8110A相连，馈入10V、200kHz的脉冲干扰信号做为干扰源。敏感导线如表达式中No.5或No.7所示布置，经屏蔽电缆与频谱分析仪HP8590L相连测量干扰信号。整个装置放入屏蔽盒中。图3是表1中No.5布线方案的设计尺寸和测量结果，图4是表1中No.7布线方案的设计尺寸和测量结果。比较表1中No.5的耦合系数776.35和No.7的耦合系数1432.9就知道No.7中的敏感导线要比No.5中的敏感导线接收到更多的干扰，图3(b)、4(b)的实验结果证实了这一点。
4软件框架
软件设计的最初思想是想摆脱PCB的“trial＆error”传统设计方法，希望软件能在PCB设计过程中
图2试验布置图
（a）布线尺寸
（b）受扰信号频谱
图3No.5布线的尺寸和干扰测量结果
（a）布线尺寸
（b）受扰信号频谱
图4No.7号布线的尺寸和干扰测量结果
就给出必要的干扰分布信息，以期在PCB设计的早期阶段就把干扰抑制在尽可能低的水平。
设计工作主要包括两大步骤：初步辅助设计和仿真论证设计。在初步设计阶段，计算机首先根据电路中各节点的dv/dt的大小识别干扰源，计算干扰源的干扰分布图并显示在屏幕上供参考。根据干扰分布图把敏感电路放在干扰较弱的区域，这样可以降低敏感电路的受扰程度[3]。同时可以根据实时的耦合系数计算值及时地调整敏感电路的大小、形状，在PCB设计的初期阶段就尽量把干扰耦合降低。整块PCB设计完成后，进入仿真设计阶段。利用有限元技术提取PCB的杂散参数，建立分布参数等效电路，放入电路仿真软件包Pspice或Saber,可以计算出可能的干扰水平，与EMC标准规定的干扰容许限值比较。整个软件设计框图如图5所示。
图5PCB辅助EMC设计软件框图
5结论
印制板的杂散参数对开关电源的EMC有很大的影响，合适的布线对减小印制电路间的干扰非常关键。根据干扰强度分布图进行PCB的布线设计，可以把敏感的电路放在干扰较弱的区域。精确的杂散电容计算需要很长的计算时间，而耦合系数可以实时地显示导线间的耦合程度，大大缩短了计算时间、辅助布线设计。计算和实验结果都证实了这一点。新的软件辅助设计思想为印制板的设计提供了新思路。
开关电源电磁干扰标准与EMI干扰抑制措施
一、引言
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电磁兼容性(EMC)是指电子设备或系统在规定的电磁环境电平下不因电磁干扰而降低性能指标，同时它们本身产生的电磁辐射不大于规定的极限电平，不影响其它电子设备或系统的正常运行，并达到设备与设备、系统与系统之间互不干扰、共同可靠地工作的目的。
世界各国都相应制定了自己的EMC标准。比如国际电工委员会的1EC61000及(C1SPR系列标准、欧洲共同体的FN系列标准、美国联邦通信委的FCC系列标准和我国现行的GT3/T13926系列EMC标准等。随着国际电磁兼容法规的日益严格，产品的电磁兼容性能越来越受到重视。
开关电源作为一种电源设备，其应用越来越广泛。随着电力电子器件的不断更新换代，开关电源的开关频率及开关速度不断提高，但开关的快速通断，引起电压和电流的快速变化。这些瞬变的电压和电流，通过电源线路、寄生参数和杂散的电磁场耦合，会产生大量的电磁干扰。
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二、开关电源的干扰源分析
开关电源产生的电磁干扰(EMI)，按耦合通道来分，可分为传导干扰和辐射干扰;按噪声干扰源种类来分可分为尖峰干扰和谐波干扰。开关电源在工作过程中所产生的浪涌电流和尖峰电压就形成了干扰源，工频整流滤波使用的大电容充电放电、开关管高频工作时的电压切换以及输出整流二极管的反向恢复电流都是这类干扰源。
三、电磁干扰的抑制措施
电磁干扰由三个基本要素组合而产生：电磁干扰源;对该干扰能量敏感的设备;将电磁干扰源传输到敏感设备的媒介即传输通道或藕合途径。对开关电源产生的电磁干扰所采取的抑制措施，主要从两个方而考虑：一是减小干扰源的干扰强度;一是切断干扰传播途径。
常用的抗干扰措施包括电路的隔离、屏蔽、接地、加装EMI滤波器以及PCB板的合理布局与布线。
1.电路的隔离
在开关电源中，电路的隔离主要有：模拟电路的隔离、数字电路的隔离、数字电路与模拟电路之间的隔离。主要目的是通过隔离元器件把噪声干扰的路径切断，从而达到抑制噪声干扰的效果。对于开关电源的模拟信号控制系统的隔离，交流信号一般采用变压器隔离，直流信号一般采用线性隔离器(如线性光电耦器)隔离。数字电路的隔离主要有:脉冲变压器隔离、光电耦合器隔离等。其中数字量输入隔离方式主要采用脉冲变压器隔离、光电耦合器隔离;而数字量输出隔离方式主要采用光电耦合器隔离、高频变压器隔离。
2. 屏蔽
屏蔽一般分为两类，一类是静电屏蔽，主要用于防止静电场和恒定磁场的影响;另一类是电磁屏蔽，主要用于防止交变电场、交变磁场以及交变电磁场的影响。屏蔽是抑制开关电源辐射干扰的有效方法。可以用导电良好的材料对电场屏蔽，而用导磁率高的材料对磁场屏蔽。
3.接地
为防止各种电路在工作中产生互相干扰，使之能相互兼容地工作，根据电路的性质，将工作接地分为不同的种类。比如直流地、交流地、数字地、模拟地、信号地、功率地、电源地等。在电路的设计中，应将交流电源地与直流电源地分开，模拟电路与数字电路的电源地分开，功率地与弱电地分开。
4.加装EMI滤波器
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电源滤波器安装在电源线与电子设备之间，用于抑制电源线引出的传导干扰，又可以降低从电网引入的传导干扰，对提高设备的可靠性有重要的作用。开关电源产生的电磁干扰以传导干扰为主，而传导干扰又分差模骚扰和共模干扰两种。构成开关电源EMI滤波器的基本网络如图1所示。该滤波器由共模扼流圈L、差模电容Cx和共模电容Cy组成。共模扼流圈L由两个绕在同一个高磁导率磁芯上的绕组构成，其结构使差模电流产生的磁通相互抵消。这种结构以较小体积获得较大的电感值，并且不用担心由于工作电流导致饱和。每个绕组与电容Cy分别组成L-E和N-E两对独立端口的低通滤波器，形成共模滤波网络，用来抑制电源线上存在的共模干扰。至于共模扼流圈L、差模电容Cx和共模电容Cy的取值大小，应尽量做到滤波器的谐振频率低于开关电源的工作频率，这样可以实现对整个频段的滤波。
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图1 开关电源EMI滤波器
5.PCB板的合理布局与布线
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开关电源的辐射干扰与电流通路中的电流大小，通路的环路面积，以及电流频率的平方等三者的乘积成正比，即辐射干扰E∝I·A·f 2。运用这一关系的前提是通路尺寸远小于频率的波长。上述关系式表明减小通路面积是减小辐射骚扰的关键，这是说开关电源的元器件要彼此紧密排列。在初级电路中，要求输入端电容、晶体管和变压器彼此靠近，且布线紧凑;在次级电路中，要求二极管、变压器和输出端电容彼此贴近。在印制板上，将正负载流导线分别布在印制板的两面，并设法使两个载流导体彼此间保持平行，因为平行紧靠的正负载流导体所产生的外部磁场是趋向于相互抵消的。
四、结束语
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要提高开关频率，提高开关电源产品的质量，电磁兼容性是不容忽视的问题。产生开关电源电磁干扰的因素还很多，抑制电磁干扰还有大量的工作。只有在设计时充分考虑电磁兼容问题，才能使开关电源得到更普遍的应用。
变频器产生的电磁干扰(EMI)及解决对策
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采用变频器驱动的电动机系统因其节能效果明显、调节方便、维护简单、网络化等优点而被越来越多的应用。但是，由于变频器特殊的工作方式带来的干扰越来越不容忽视。变频器干扰主要有：一是变频器中普遍使用了晶闸管或者整流二极管等非线性整流器件，其产生的谐波对电网将产生传导干扰，引起电网电压畸变（电压畸变率用THDv表示，变频器产生谐波引起的THDv在10~40%左右），影响电网的供电质量；二是变频器的输出部分一般采用的是IGBT等开关器件，在输出能量的同时将在输出线上产生较强的电磁辐射干扰，影响周边电器的正常工作。
２谐波和电磁辐射对电网及其它系统的危害
（1）谐波使电网中的电器元件产生了附加的谐波损耗，降低了输变电及用电设备的效率。
（２）谐波可以通过电网传导到其它的用电器，影响了许多电气设备的正常运行，比如谐波会使变压器产生机械振动，使其局部过热，绝缘老化，寿命缩短，以至于损坏；还有传导来的谐波会干扰电器设备内部软件或硬件的正常运转。
（3）谐波会引起电网中局部的串联或并联谐振，从而使谐波放大。
（4）谐波或电磁辐射干扰会导致继电器保护装置的误动作，使电气仪表计量不准确，甚至无法正常工作。
（5）电磁辐射干扰使经过变频器输出导线附近的控制信号、检测信号等弱电信号受到干扰，严重时使系统无法得到正确的检测信号，或使控制系统紊乱。
一般来讲，变频器对电网容量大的系统影响不十分明显，这也就是谐波不被大多数用户重视的原因。但对系统容量小的系统，谐波产生的干扰就不能忽视。
３有关谐波的国际及国家标准
现行的有关标准主要有：国际标准IEC61000-2-2，IEC61000-2-4，欧洲标准EN61000-3-2，EN61000-3-12，国际电工学会的建议标准IEEE519-1992，中国国家标准GB/T14549-93《电能质量共用电网谐波》。下面分别做简要介绍：
（1）国际标准
IEC61000-2-2标准适用于公用电网，IEC61000-2-4标准适用于厂级电网，这两个标准规定了不给电网造成损害所允许的谐波程度，它们规定了最大允许的电压畸变率THDv.
IEC61000-2-2标准规定了电网公共接入点处的各次谐波电压含有的THDv约为8%.
IEC61000-2-4标准分三级。第一类对谐波敏感场合（如计算机、实验室等）THDv为5%；第二类针对电网公共接入点和一部分厂内接入点THDv为8%；第三类主要针对厂内接入点THDv为10%.
以上两个标准还规定了电器设备所允许产生谐波电流的幅值，前者主要针对16A以下，后者主要针对16A到64A.
IEEE519-1992标准是个建议标准，目标是将单次THDv限制在3%以下，总THDv限制在5%以下。
（2）国内标准
GB/T14549-93中规定，公用电网谐波电压（相电压）限值为380V（220V）电网电压总THDv为5%，各次谐波电压含有率奇次为4%，偶次为2%.
由以上标准看来，一般单次电压畸变率在3~6%，总电压畸变率在5~8%的范围内是可以接受的。
４减少变频器谐波对其它设备影响的方法
（1）增加交流/直流电抗器
采用交流/直流电抗器后，进线电流的THDv大约降低30%~50%，是不加电抗器谐波电流的一半左右。