关于QSFP收发信号的处理

第一次弄QSFP+，完全没信心，请问各位大神，这种10G的差分（4对收，4对发）处理上有什么要注意的：
1，收/发的4对之间应该不用等长吧?
2，对于高速的差分，从1mmBGA中出来，BGA下方应该有>2CM的走线.下图neck mode或者每根线各走一个通道，对于信号那种更好?
3，10G的信号，如果没有长距离的水平，垂直走线，大约小于5cm，用考虑十度走线么?
如果各位大神有其他意见，建议，跪求！
还有关于电源处理，内核0.9V电流>30A，设计的是48A，这种大电流在处理时候有什么要注意的?
因为是长方形布局，电源在右侧偏下，芯片在左侧，中间偏上有2个DDR3颗粒（不一定会用），这一块地平面回流电流貌似非常大，将来会影响这2个DDR3么，准备跑2133M的。
我是很有分享精神的，不过大家懂得起，实在不方便上图。ORZ。

我也来说一下，个人意见，仅供参考：
1. 要严格等长；不管是差分线对还是TX，RX对，等长就是了，虽然我们知道后者是无所谓，万一软件调不出来，第一件事就是问你这个：等长了吗?你就可以胸有成竹地说，所有的都等了。
2. 不用说了，neck mode；
3. 同上，需要十度走线；
4. 除了多铺铜，最好顶底层用2OZ以上的铜皮，电源是最为关键，对数字部分，我一般看重的是电源和回路。
年底要发奖金，这个时候，一定要注意设计，如果因为一时痛快而被人抓了把柄，奖金分少了，就不好了。

大力支持LZ  奉献自己的经验

小编算的应该不对吧?0.9V/30A?还没见过内核功耗如此大的IC，一个IC的内核电压就这么大的话，估计什么散热都没用，而且那整机功耗应该很吓人了

呃 我觉得这个虽然挺大的  但是芯片是分功能行业差异的    随便找个I7处理器  基本要求都是100A，150A级别的，比较一下，所以30A的稳态电流其实并不大。
更别说一些专用通信芯片，核心网，接入网专用的IC,内核五六十A都是小CASE的。或者高端的FPGA，内核几十A也是正常水平。

呼叫超级狗，跪求狗粮  

1. 关于高速信号，我认为一根走一个通道比较好，两个走在一起，一个阻抗不连续比较严重，第二个线太细损耗严重；

关于低压大电流，主要考虑两点，1,不要有瓶颈，2，板级频率范围内目标阻抗能满足设计要求

1、收发之间无需等长，实际上走线拓扑一致，相差也不会太大；
2、BGA内用Neck模式，一般是4/4的线宽线距，可以通过控制叠层，使其阻抗接近100欧；
3、如果可能，尽量走十度吧。
设计一个紧靠在0.9V的电源层一起的地层，两个层的铜厚加大，建议2oz，该电源平面不要到DDR区域去。

多谢大神。关于内核电源处理，我目前使用4内层+1表层铜皮的方式。通流量绝对满足48A要求。
而且电源走向没有经过DDR，但是电源到芯片相当于一根较小的U形铜皮，   DDR大概位置
刚好在U的中间偏上侧，虽然电源不影响DDR，但是我经过仿真发现直流回路在地平面
上的电流密度，DDR下方明显要大许多，这个问题应该怎么处理?  单独掏空DDR和内核电
源地中间形成一个隔离槽的话会影响DDR走线下方的参考地，所以纠结啊！或者不用管?

我想，直流应该对DDR的影响不大

1.不需要等长
2.neck mode
3。不需十度走线
4。可以在信号层多铺几个铜皮
个人处理方法，仅供参考

多谢大神帮忙。

3Q

1，收发之间不需等长
2，必须用neck mode3，什么是“十度走线”?