cadence中层次化原理图设计问题。

各位：
    小弟近来有个小案子需要采用层次化进行原理图设计，在设计过程中，遇到点小问题，特地过来找大牛支招。
大概问题是这样的，我在底层画好了一个bolck，在顶层调用了两次，但是在对元件进行自动编号的时候，发现两个模块中的某些元件的编号是一样的，所以在进行drc检查的时候，发现一些错误。
    不知道我这么讲，大家能理解我所遇到的问题了没?
    望，知道的大哥大姐指导一下。小弟学习了。

先全部复位成?  然后重新自动编号，这种复用必须自动编号，不然很容易出错。

是的。先复位成疑问号，之后再自动编号的。我已经找到了一个解决办法，也许不是最佳的吧。我是对顶层需要复用的block中的分为多个bank的元件的原理图封装，增加了package属性，而且对多次复用的元件的属性package进行手动增加不同的值，之后在重新自动对元件的位号进行编号。现在问题也算解决了，但不知道方法是不是可取的！

是这个现象啊，那就不是因为层次引起的，而是因为你把同一个分裂器件用了多次导致的，那的确要添加一个属性，解决方法是对的