DDR3差分时钟线SCK和SCK#之间的跨接阻抗问题

（1）在一个设计中，CPU挂了2个DDR3，差分时钟信号SCK和SCK#，走线拓扑结构为T型，原理图上的端接电路是从CPU出来SCK和#SCK上各串接一个0R电阻（SCK上为R1，SCK#上为R2，跟着它们之间跨接一个C1=10pF电容（原理图备注，此电容根据实际情况选贴200R，240R，10pF或不接等选择）。
（2）SCK和SCK#的pcb走线上，串接电阻R1和R2和跨接电容C1相邻放置，且在T型拓扑的分叉点处，它们距离CPU端大约25mm；分叉点距离1#DDR3和2#DDR3的距离几乎相等，大约都为12mm。
（3）SCK和SCK#要求板厂做100R的阻抗。
问题：
1.差分时钟SCK和SCK#之间跨接电容（或电阻）C1的具体作用是什么?它应该怎样取值?
2.为什么是做100R的阻抗，而不是50R?

没有上传原理图。本来想上串Layout的此部分的截图的。但是上传不了（我的图才2.54M，但上传时网站弹出提示说太大了受限制不能上传。）。
这是原厂的Layout，我们只是使用他们的此部分Layout。现在在调机，以往DDR3的SCK频率可以跑432MHz左右的，现在只能跑到312MHz（R1=R2=0R，C1=10pF）。
在网上看得，C1的作用是为了减少由T型分支反射回分叉点的差模反射。不知道这是什么样一个原理?如果我是使用不断更换器件（更换不同电阻或电容）去调试，那么我应该是以怎样的规律去更换?（从小到大的方式，还是从大到小，还是别的规律?）

还是没看到图，从你的描述来看，C1的位置应该是对的，不过你的DDR频率跑的并不高，应该好调。
首先，你要有一个高分辨率的示波器（5G以上），有源探针（1G以上），真正看看DDR的时钟怎么样，另外，最重要的是看DQS和相对应的DQ。
还有，如果jitter太大也会影响DDR，重点看看这里。
至于调电阻电容，我觉得作用不大，你应该先短接R1，R2，移走C1，等把信号调出来之后才完善信号完整性。
还有，你的DDR的控制寄存器设置是自己做的还是抄官方的，这个地方要好好琢磨一下。

1. C1是为了削弱时钟产生的尖峰，减低EMI的风险；C1的取值与DDR时钟的速度有关，一般几个PF；
2. 100欧姆是差分阻抗；
另外，
3. DDR3最好走fly-by，这样减少很多反射波，比你加那一点电容好多了，你的走线是DDR2的走法，太过时了；
4. 你说的原理图在哪里?

1,  跨接电容为的是改善SI，USB也有加的，可以使眼图更好看.跨接电阻的目的是端接，也是视SI需求来决定是否加还是加多大。
2，100R为diff阻抗，这个和PHY的I/O结构和信号幅度要求有关系。另外你说的50欧姆应该是single end阻抗。

，没有这么好的示波器。只能通过换R1,R2,C1去试。至于底层软件更改不了。

怎么2.54M的图片都上传不了啊。太大受限，奇怪了。

之前的版本DDR3时钟频率可以跑到480MHz，现在最高也只能跑道384MHz。

以前版本叠层Top，L2_Gnd，L3_sig1(V)，L4_sig2(H)，L5_Pwr，Bottom(Gnd)，DDR3在Top，L3_sig1(V)，L4_sig2(H) 三层，DDR3走线区域内Bottom铺地。
而现在这个版本叠层Top，L2_Gnd，L3_sig1(V)，L4_Pwr，L5_Gnd，Bottom(H)，DDR3在Top，L3_sig1-V，Bottom(H) 三层。

两个版本DDR3部分走线一样，只是把旧版本的L4_sig2(H)走线变换到Bottom(H)和PWR和GND的变化，按分析，新版本的叠层更合理，理应跑的更高。但为什么呢?

电阻和电容是为了信号完整性和emi的考虑，100ohm 是因为差分线，其特性阻抗比单线的大 大概90左右。

串接电阻为什么靠近T型分叉点，而不是靠近主控输出端?

真个我也很疑惑，按理应该靠近主控端才对啊

现在能跑到480MHz了，是软件配置问题。

主要是改变了配置文件中的DRAM_ZQ值，原厂说明文档解析这个DRAM_ZQ参数是DRAM控制器输出阻抗调节参数。
有两点不明白的地方：
（1）DRAM控制器输出阻抗，究竟是指哪些管脚，数据线?还是控制线?还是时钟线?
（2）DRAM控制器输出阻抗，这是调节CPU集成的DRAM控制器的（不清楚CPU端是否也有类似与DDR3的ODT功能）?还是调节DDR3上的输出阻抗?

学些一下

DRAM控制器输出阻抗，究竟是指哪些管脚，数据线?还是控制线?还是时钟线?
指地址线和控制线，非数据线时钟线。

俺是来学习的