DSP的PCB布线 的走线阻抗控制和端接电阻之间是什么关系？

比如 TMS320C6748的DDR 地址接口?

我也想知道答案

建议不要端接电阻，直接连，尽可能的短，等长也不要太苛刻。

TI dsp 外挂ddr 都是很高速的，这部分走线都没有高手比较熟吗?

比如有的DSP端接电阻33欧姆，此时PCB走线阻抗一般控制为多少，才能和这个33欧姆电阻匹配?
== 正常的 DDR 端接記得好像沒有 33 ohm 這值，理論上完美的並聯端接電阻 Rtt = Z0 ( 走线特性阻抗 )。

肯定有，只是没冒出来罢了

看你的端接方式是什么样子的了，以下文档供你参考。

to  kobeismygod，噢 ，这样，
看到这个图，
这个图是 TMS320C6748和 MT47H64M16HR之间的连接
CS_N
RAS_N
WE_N
CAS_N
CK_N
CK（时钟，差分对）
CKE 中间加了22欧姆的电阻，
数据线之间加了22欧姆电阻，
地址线 是直接连接的
PCB的走线  单端信号（比如数据线包括电阻的两端的迹线）的电阻  应该控制为50欧姆，差分对（包括电阻两端的走线，蓝色=字EDA365下边的那个就是，）应该为100欧姆吧 ?
地址线是直接连接的单端信号，应该控制阻抗为50欧姆吧 ?

还发现个问题：
差分对走线 在中间信号层 宽度是4.3mil，在顶层和底层是7.1mil，
是因为 微带线（在板子表面），带状线（在板子内部）的区别，才这样设定宽度吗?

是因为参考的层不同，所以线宽不同。

PCB板厂的 意思是 对于差分对可以  提出 线宽和线距为多少的 走线 差分阻抗控制为多少?
但我发现有的板子中间层走线的线距和top层的线距 是不一样的，如何提对差分对的要求?

CKE（clock enable）和其他地址命令线是一样的，而且CKE就启动的时候一个从低到高的信号，这个信号是不需要加电阻的，估计你们的设计者以外是时钟信号。
CK和CKN之间的100欧姆电阻加的地方不对，应该在内存一侧。

来学习的

首先，要不要做终端匹配，需要看你的走线是不是可以构成“传输线”，传输线的定义你可以到网上查一查，应该是信号上升时间与信号传输延时要满足一定比例关系，还有一种说法是线长如果大于电长度1/3就要按传输线考虑。再一个就是匹配的阻值，这个和芯片的PHY也就是输入输出电阻以及线路的特性阻抗（ZO=L/C开平方）有关系的。至于你说的不同层走线宽度和间距不一样，这个是有可能的，因为每一层的线路环境是不一样的，所以要满足一样的阻抗要求，layout设置应该也是不一样的，这个应该不用你管的，你只要告诉板厂，你要的阻抗是多少就OK了！