FPGA 外接有源晶振的选择~~~

FPGA 有10多个时钟引脚。并且可以允许多个外部振荡器同时存在同时工作。EP4C的FPGA时钟频率输入范围是5M~400多M，但是我看很多开发板的晶振值都不大，一般在20~50M之间，请问选择这些值的原因是什么?晶振值的大小对布线有影响么?

一般不选择频率很高的外部晶体振荡器，做不稳定，都是小晶体，然后内部倍频和分频来做的。

确实是新来的。英语不好，所以很多东西看不太懂。感觉你好像蛮厉害的，不能直接指点一下么，

lz新来的吧。PLL倍频，仔细看A家的手册去

还有个 基频晶体与泛音晶体 你查查看。

50M晶振多。
还有一些特性频率的。比如11.0592M  14.7456M.
比如串口115200波特率 。晶振选这个波特率的整数倍。11059200/115200 = 96 整数
一般外部时钟多是100M以下或多点。
用外部50M有源晶振输入到FPGA，想要FPGA内部的逻辑电路工作在100M的时钟怎么办?用内部PLL倍频，50M*2/1 =100M。
66.6M怎么办  50M*4/3=66.666M   
50M*8/3 = 133.333M
  

选50M的原因是什么呢，

选50M上下晶振，然后用内部PLL。

当然听过啊，我用的FPGA外部时钟输入为5~400Mhz，但是我见到有些设计使用20M/40/50M的时钟，这是为啥呢

1、希望你听过倍频这个词汇，如果不知道就一定要去百度；
2、对于晶体最重要的就是对称、包地、阻抗均匀