基于DSP的3G LTE系统设计

如(FDD-LTE、TDD-LTE、WiMAX和HSDPA+)的解决方案的理想平台。

每个MSC8156 DSP有1GB的64位宽版DDR3内存，分为两个内存库。对于数据平面应用，高吞吐量的3.125GHz x4 RapidIO链路把三个MSC8156 DSP互相连接起来并将其连接到数据背板。RapidIO接口通过IDT的高带宽10端口(x4)CPS10Q串行RapidIO转换器连接。数据/控制平面应用由1G以太网接口处理。两个1000 Base-X Gigabit接口通过一个以太网转换器把背板连接到DSP。每个DSP有两个通过以太网转换器连接到背板的RGMII接口。在前面板上提供两个额外的Gigabit以太网接口，用于测试和控制。板控制和热插拔由基于Pigeon Point的模块管理控制器提供。

为了有助于未来的开发，围绕"夹层"概念设计了高级夹层卡（AMC）。夹层为系统提供快速实现未来AMC原型系统开发的组成部件。

MSC8156AMC基带L1处理器卡的特性包括：处理器：多达3个MSC8156 6核StarCore DSP，高达1.0GHz的容量，带有集成串行RapidIO以及Gigabit以太网接口；运行：单独或AMC插卡；内存：每个MSC8156具备2 x 512MB的64bit宽版DDR3内存；四个串行RapidIO(sRIO)接口以及两个1000Base-X背板接口；1000Base-T、USB以及UART前面板接口；IPMC：板启动、温度监控、电子键控(E-Keying)以及状态LED指示灯；外形：AMC单宽、全高：180.6mm×73.5mm

L1实时软件子系统

飞思卡尔提供LTE L1支持软件库，包括一个定制操作系统、驱动器和主要信号处理功能。

LTE L1软件包括3GPP标准中定义的物理基带信道处理和无线传输信道功能。飞思卡尔提供一套综合的内核模块，覆盖物理下行链路共享信道和物理上行链路共享信道的L1处理。内核被进一步组合为上行链和下行链，它们以SmartDSP实时操作系统为参考实时运行。所有以上提到的软件在开发上都能使用ANSI-C语言调用，而且提供完整的开发文档。

简而言之，物理层处理功能包括：调制、信道编码、传输方案、复用、MIMO/分集、信道估测、均衡(3GPP范围之外)。

更多详细资料列举如下：

L1软件包包括

信号处理库：包含LTE L1信号处理管理器和内核库功能。这种信号处理内核是基本的处理单元，而信号处理管理器则是一系列内核的链路集成，包括DL传输信道包、DL物理信道包、UL传输信道包、UL物理信道包。

MATLAB模型包：用于生成测试矢量的已编译的Matlab参考链路。

多核MSC8156上的上行/下行链路功能集成(PDSCH/PUSCH)：采用SmartDSP OS实时运行。

在一个典型 LTE 应用中使用 MSC8156

MSC8156 DSP支持广泛的配置组合。需考虑小区规模、上行和下行吞吐量、扇区数量、活跃/已连接用户数量、信号处理算法复杂度(MMSE、SIC等)、天线数量等参数，以决定器件数量和它们的分区。

一个典型的20MHz LTE FDD基站示例将表明一个完整的L1解决方案如何映射到MSC8156上。

典型的基站宏参数考虑如下：一个扇区；小区规模：10km；下行链路 4×4 MIMO；上行链路 2×4 MIMO；4 RX 天线、4 TX 天线；数据速率：下行链路290Mbps，上行链路120Mbps；应用上行链路的MMSE均衡器。

两个MSC8156 DSP实现对LTE物理信道的综合支持。一个器件负责所有上行链路处理，而另外一个被分配负责所有下行链路处理。

下图说明了器件映射的原理。

MSC8156可以通过PCI Express控制器、Gigabit以太网或sRIO连接器连接。sRIO链路以一种串行方式使用，被称为菊花链(daisy chaining)。这省去了对sRIO转换器的需求。

无线频率模块通过CPRI链路连接。一个小型FPGA器件负责从CPRI到sRIO的转换。这是系统中需要的唯一一个FPGA。然后就是链中的上行链路器件，接下来是下行链路器件。此器件被连接到L2器件，在这里被映射到一个QorIQ处理器上。

LTE信号处理任务可以在StarCore SC3850内核或MAPLE-B协处理器上执行。一个典型的分区如下所示：

上行链路器件：

3个内核用于共享信道

1个内核用于 随机接入信道(RACH)和声音

1个内核用于控制信道

最后一个内核用作主内核，在其他内核上安排和分配信号处理任务

下行链路器件：

3个内核用于共享信道

1个内核用于控制信道

1个内核用于物理广播信道(PBCH)、物理多播信道(PMCH)、物理控制格式指示信道(PCFICH)和物理HARQ指示符信道(PHICH)

最后一个内核作为任务调度器

下行链路器件的负载通常低于上行链路器件的负载。

下列表格详细列出了内核与MAPLE-B在功能上的分工。

通过这种方法，内核被专门用于预先确定的任务，但是如何分配任务则由调度器负责。为发挥器件能力以便实现1ms的时延要求，该模块具有很高的重要性。

例如，在上行链路器件上，当接收到参考信号的时候，信道估测将首选被分配到内核1、2和3上