混合逻辑电平的接口技术

局限性，一般应用在２０ｍ以下。

ＬＶＤＳ(ＬｏｗＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌｉｎｇ)是一种小振幅差分信号技术，使用非常低的幅度信号（约３５０ｍＶ）通过一对差分ＰＣＢ走线或平衡电缆传输数据。ＬＶＤＳ在两个标准中定义：ＩＥＥＥＰ１５９６．３(１９９６年３月通过)，主要面向ＳＣＩ(ＳｃａｌａｂｌｅＣｏｈｅｒｅｎｔＩｎｔｅｒｆａｃｅ)；ＡＮＳＩ／ＥＩＡ／ＥＩＡ－６４４(１９９５年１１月通过)，主要定义了ＬＶＤＳ的电特性，并建议了６５５Ｍｂｐｓ的最大速率和１．８２３Ｇｂｐｓ的无失真媒质上的理论极限速率。在两个标准中都指定了与物理媒质无关的特性，这意味着只要媒质在指定的噪声边缘和歪斜容忍范围内发送信号到接收器，接口都能正常工作。

图１为ＬＶＤＳ的原理简图，其驱动器由一个恒流源（通常为３．５ｍＡ）驱动一对差分信号线组成。在接收端有一个高的直流输入阻抗（几乎不会消耗电流），所以几乎全部的驱动电流将流经１００Ω的终端电阻在接收器输入端产生约３５０ｍＶ的电压。当驱动状态反转时，流经电阻的电流方向改变，于是在接收端产生一个有效的“０”或“１”逻辑状态。

ＬＶＤＳ技术的恒流源模式低摆幅输出意味着ＬＶＤＳ具有很高的传输速度，能较好地抑制共模信号，并行的差分信号降低了周围的电磁干扰，ＣＭＯＳ工艺保证了较低的静态功耗。另外，由于是低摆幅差分信号技术，其驱动和接收不依赖于供电电压，因此，ＬＶＤＳ能比较容易应用于低电压系统中，如３．３Ｖ甚至２．５Ｖ，保持同样的信号电平和性能。ＬＶＤＳ也易于匹配终端。无论其传输介质是电缆还是ＰＣＢ走线，都必须与终端匹配，以减少不希望的电磁辐射，提供最佳的信号质量。通常，一个尽可能靠近接收输入端的１００Ω终端电阻跨在差分线上即可提供良好的匹配。

３３.３Ｖ和５.０Ｖ电平信号的转换

在混合电压系统中，不同电源电压的逻辑器件互相接口时存在以下几个问题：

第一，加到输入和输出引脚上允许的最大电压限制问题。器件对加到输入或者输出脚上的电压通常是有限制的。这些引脚有二极管或者分离元件接到Ｖｃｃ。如果接入的电压过高，则电流将会通过二极管或者分离元件流向电源。例如在３．３Ｖ器件的输入端加上５Ｖ的信号，则５Ｖ电源会向３．３Ｖ电源充电。持续的电流将会损坏二极管和其它电路元件。

第二，两个电源间电流的互串问题。在等待或者掉电方式时，３．３Ｖ电源降落到０Ｖ，大电流将流通到地，这使得总线上的高电压被下拉到地，这些情况将引起数据丢失和元件损坏。必须注意的是：不管在３．３Ｖ的工作状态还是在０Ｖ的等待状态都不允许电流流向Ｖｃｃ。

第三，接口输入转换门限问题。５Ｖ器件和３．３Ｖ器件的接口有很多情况，同样ＴＴＬ和ＣＭＯＳ间的电平转换也存在着不同情况。驱动器必须满足接收器的输入转换电平，并且要有足够的容限以保证不损坏电路元件。

基于上述情况，５Ｖ器件和３．３Ｖ器件是不能直接接口的。有些半导体器件制造厂家就推出了具有５Ｖ输入容限的３．３Ｖ器件，这种器件输入端具有ＥＳＤ保护电路。实际上数字电路的所有输入端都有一个ＥＳＤ保护电路，传统的ＣＭＯＳ电路通过接地二极管对负向高电压限幅，正向高电压则由二极管钳位。这种电路的缺点是最大的输入电压被限制在３．３Ｖ＋０．５Ｖ（二极管压降）以内（否则电流将流向３．３Ｖ电源）。而大多数５Ｖ系统输出端的电压可达３．６Ｖ以上，因此采用了这种电路结构的３．３Ｖ器件是不能与５Ｖ器件输出端直接接口的。如果采用相当于快速齐纳二极管的ＭＯＳ场效应管代替上述钳位二极管，实现对高电压限幅，并且去掉接到Ｖｃｃ（３．３Ｖ）的二极管，那么最大输入电压不受Ｖｃｃ（３．３Ｖ）的限制。典型情况下，这种电路的击穿电压在７Ｖ～１０Ｖ之间。因此，这种改进后具有ＥＳＤ保护电路的３．３Ｖ系统的输入端可以承受５Ｖ的输入电压。为了防止在３．３Ｖ器件的输出端可能存在电流倒灌问题，还需要在输出端加保护电路，当加到输出端电压高于Ｖｃｃ（３．３Ｖ）时，保护电路的比较器会断开电流倒灌通路，这样在三态方式时就能与５Ｖ器件相连。

分析各种逻辑电平信号的电特性（见表１），会发现有以下五种接口情况：

第一，相同供电电压的ＴＴＬ器件驱动ＣＭＯＳ器件时，ＴＴＬ器件的输出高电平可能达不到ＣＭＯＳ器件的输入高电平的最小值。３．３ＶＴＴＬ器件的ＶＯＨ是２．４Ｖ，３．３ＶＣＭＯＳ器件的ＶＩＨ是０．８ＶＣＣ（３．３Ｖ×０．８＝２．６４Ｖ）；５．０ＶＴＴＬ器件的ＶＯＨ是２．４Ｖ，５．０ＶＣＭＯＳ器件的ＶＩＨ是０．７ＶＣＣ（３．５Ｖ）。为了可靠地传输数据，可以将ＴＴＬ器件的输出端上拉。有些ＣＭＯＳ工艺制造的器件兼容ＴＴＬ电平，这样就可以与相同供电电压的ＴＴＬ器件直接接口，不需要上拉。