分析基于单片机的数字通信系统位同步提取

　　通信系统都包括一个发射器（TX）、一个接收器（RX）和传输介质。TX和RX使兼容于传输介质的信息信号得以传输，其中可能涉及到调制。一些系统采用某种形式的编码来提高可靠性。将本文中讨论的信息视为不归零（NRZ）二进制数据。而传输介质可能是诸如非屏蔽双绞线（UTP）或同轴电缆那样的铜电缆，光缆，或者是用于无线通信的无障空间。在所有情况下，信号都将被介质极大地削弱并叠加上噪声。噪声（而非衰减）通常决定着一种通讯介质是否可靠。

　　在数字通信系统中，发送端按照确定的时间顺序，逐个传输数码脉冲序列中的每个码元。而在接收端必须有准确的抽样判决时刻才能正确判决所发送的码元，因此，接收端必须提供一个确定抽样判决时刻的定时脉冲序列。这个定时脉冲序列的重复频率必须与发送的数码脉冲序列一致，同时在最佳判决时刻（或称为最佳相位时刻）对接收码元进行抽样判决。可以把在接收端产生这样的定时脉冲序列称为码元同步，或称位同步。

　　实现位同步的方法和载波同步类似，有直接法（自同步法）和插入导频法（外同步法）两种，而直接法又分为滤波法和锁相法。本文介绍的方法就是用直接法中的锁相环实现的。

　　1 数字锁相位同步提取原理

　　数字通信系统接收端位同步提取通常采用如图1所示的数字锁相环DPLL（Digital Phase Locked Loop）。DPLL包括3个部件：

　　该数字锁相环未用DLF.单片机内T0定时器及其中断服务程序实现DCO功能。在DK1无跳变沿（无ZCD负脉冲）时，单片机不进入INT1中断服务程序，T0定时为输入码周期Tb.在DK1有跳变沿时，进入INT1中断服务程序，首先读取T0当前值与预期值（Tb/2时常数），通过比较确定DCO相位与DK1数据跳变沿相位关系是超前或滞后，据此调整DCO相位。若DCO相位超前，则设置T0下周定时为Tb+δ，使DCO相位推迟；若DCO相位滞后，则设置T0下周定时为Tb-δ，使DCO相位提前，最后实现DCO相位与DK1数据相位锁定。总之，INT1中断服务程序实现DPD及DCO控制功能，T0定时器及其中断服务程序实现DCO功能。T1定时器及其中断服务程序实现延时即相移，使最后输出的位同步时钟CLK与DK1（或DK2）的相位差为0或180°：当传输系统频带不受限、采用MSK/FSK调制解调方式时，DK1为方波，接收端采用积分/采样/判决进行检测，两者相位差应为0,即CLK与DK1数据边沿对齐；当传输系统频带受限、采用GMSK/GFSK调制解调方式时，DK2（DK1经LPF后的信号）为钟形脉冲，CLK应对准DK2码元中点采样/判决，两者相位差为180°或Tb/2,如图2（d）所示。T1延时由P1.4输入信号MSKC控制。INT1、T0及T1中断服务程序框图如图3所示，主程序完成3个中断源初化及其他初始化后就踏步。

　　位同步提取数字锁相环由CPU2实现，其P1.4输入的控制信号MSKC来自CPU1,由工作方式决定：在FSK/MSK工作方式时，MSKC=1;在GMSK/GFSK工作方式时，MSKC=0.

　　对接收的随机数字信号，可近似认为两相邻码元中出现00、01、10、11的概率相等，其中有数据跳变的占一半。而对无DLF的数字锁相环而言，每发生数据跳变可调整相位一次，因此平均每2Tb s可调整相位一次，故同步建立时间为：

　　有DLF的数字锁相环，调整相位的速率要比无DLF的低，故同步带比式（5）小。

　　由式（1）、式（2）、式（5）可知，3个性能指标都取决于DCO周期调整步距δ：δ愈大，同步带愈大，同步建立时间愈短，但相位误差却增大了。所以δ应折中选取，在保证锁相环路能锁定（同步）的前提下，δ尽可能取小些，以减小相位误差。

　　本设计采用单片机芯片实现数字电路相关器件，简化了相关器件复杂的逻辑电路设计，降低了系统的功耗和成本，提高了系统的可靠性。实现位同步的方法很多，本文讨论的是采用数字锁相环技术来提取位同步信号。在位同步提取中，如何缩小同步建立时间、降低位误差及增大同步保持时间是好的位同步设计的努力方向。