大规模FPGA设计中的C/C++解决方案

背景

可编程逻辑器件的设计方法经历了布尔等式，原理图输入，硬件描语言这样一个发展过程。随着设计的日益复杂和可编程逻辑器件规模的不断扩大，人们不停地寻求更加抽象的行为级设计方法，以便在尽可能短时间内完成自己的设计构思。

现状与问题

今天，在电子设计领域形成了这样一种分工：软件和硬件，相应工程师也被分成软件工程师和硬件工程师。对于复杂算法的实现，人们通常先建立系统模型，根据经验分析任务，然后将一部分工作划给软件工程师，将另一部分工作交给硬件工程师。硬件工程师为了实现复杂的功能，使用硬件描述语言设计高速执行的芯片，而这种设计是富有挑战性和花费时间的，需要一定的硬件工程技巧。
对于软件工程师，这些同样的功能只要简单地使用C语言整合到整个系统的程序代码中就可以了。但是传统的处理器是顺序执行的，并且他们执行的高速计算必须依赖于高速时钟，这样就限制了处理器的能力。同时，软件实现算法存在一个指令执行周期的问题——软件永远也不能达到硬件执行的速度。

当然，很少有嵌入式应用是完全使用可编程逻辑器件来实现的。串行化的步进式算法最好是由CPU或DSP用软件来实现。（参阅文章：DSP+FPGA实时处理系统） 最佳的硬件加速性能大多是由并行执行的功能来完成，其物理形式通常是将硬件协处理器（FPGA) 与CPU紧密的结合在一起，CPU与FPGA的紧密结合可以提供软硬件的最佳连接方式。 在这种结构中，CPU通常运行系统应用方面的程序，实时很强的任务放到FPGA硬件上，这样可以减轻处理器的负荷，从而获得更大的带宽。这样我们可以通过把算法移植到硬件上来克服设计瓶颈。但是这时我们又将面临一个问题：设计者必须使用复杂的硬件描述语言编写FPGA代码，而这些功能原本是用简单C语言在处理器或DSP中实现的。人们希望能够找到一种方法，在更高的层次下设计更复杂，更高速的系统，并希望将软件设计和硬件设计统一到一个平台下。

解决方案

C/C++语言是软件工程师在开发商业软件时的标准语言，也是使用最为广泛的高级语言，人们很早就开始尝试在C语言的基础上设计下一代硬件描述语言。

许多公司已经提出了不少方案，目前有两种相对成熟的硬件C语言：systemC和Handle-C，它们相应的开发系统为：CoCentric System Stadio和Celoxica DK1。这两种语言都是在C/C＋＋的基础上根据硬件设计的需求加以改进和扩充，用户可以在它们的开发环境编辑代码，调用库文件，甚至可以引进HDL程序，并进行仿真，最终生成网表文件，放到FPGA中执行。软件算法工程师不需要特别的培训，利用他们熟悉的C语言就可以直接进行硬件开发，减轻了硬件开发的瓶颈和压力。随着算法描述抽象层次的提高，使用这种C语言设计系统的优势将更加明显。

现在有很多硬件描述语言的人才，也有更多的资深的C语言编程者，他们能够利用这种工具，可以轻松地转到FPGA设计上。 过去因为太复杂而不能用硬件描述语言表示的算法以及由于处理器运行速度太慢而不能处理的算法，现在都可以利用C语言在大规模FPGA硬件上得以实现。设计者可以利用C语言快速而简洁的构建功能函数，通过标准库和函数调用技术，设计者还能在很短的时间里创建更庞大，更复杂和更高速的系统。

问题与展望

正如同硬件描述语言与原理图输入的关系，或是高级语言和汇编语言的关系，抽象的设计方法会减少我们的设计时间，但也会增加对硬件资源的需求，C语言也不例外。 目前直接使用C语言设计硬件系统的准确性和可靠性还在进一步的研究和发展中,可以说，目前各种硬件C语言的编译软件都还不够成熟，很少能直接投入到实际产品的开发中。 C语言输入方式的广泛使用还有赖于更多EDA软件厂家和FPGA公司的支持。但是可以预见，随着EDA技术的不断成熟，软件和硬件的概念将日益模糊，在5－10年以后，使用单一的高级语言直接设计我们的整个系统将是一个的发展趋势。