Verilog表达式

　　 下面为具体实例：

Bar = - 4'd12/4;
Tab = - 4'd12 /4;

Bar = - 12/4
Tab = - 12/4

　　 在第一次赋值中，Bar被赋于十进制值61（位向量为111101）。而在第二个赋值中，Tab被赋于与十进制1073741821（位值为0011...11101）。Bar在第三个赋值中赋于与第一个赋值相同的值。这是因为Bar只存储无符号数。在第四个赋值中，Bar被赋于十进制值－3。
　　 下面是另一些例子：

Bar = 4 - 6;
Tab = 4 - 6;
Bar被赋于十进制值62（－2的二进制补码），而Tab被赋于十进制值－2（位向量为111110）。

　　 下面为另一个实例：

Bar = -2 + (-4);
Tab = -2 + (-4);
Bar被赋于十进制值58（位向量为111010），而Tab被赋于十进制值－6（位向量为111010）。

2.2 关系操作符

　　 关系操作符有：

* >（大于）
* （小于）
* >=（不小于）
* =（不大于）

　　 关系操作符的结果为真（1）或假（0）。如果操作数中有一位为X或Z，那么结果为X。例如：

23 > 45
结果为假（0），而：
52 8'hxFF
结果为x。如果操作数长度不同，长度较短的操作数在最重要的位方向（左方）添0补齐。例如：
'b1000 > = 'b01110
等价于：
'b01000 > = 'b01110
结果为假（0）。

2.3 相等关系操作符

　　 相等关系操作符有:

* = =（逻辑相等）
* !=（逻辑不等）
* = = =（全等）
* != =（非全等）

　　 如果比较结果为假，则结果为0；否则结果为1。在全等比较中，值x和z严格按位比较。也就是说，不进行解释，并且结果一定可知。而在逻辑比较中，值x和z具有通常的意义，且结果可以不为x。也就是说，在逻辑比较中，如果两个操作数之一包含x或z，结果为未知的值（x）。
　　 如下例，假定：

Data = 'b11x0;
Addr = 'b11x0;
那么：
Data = = Addr
不定，也就是说值为x，但：
Data = = = Addr
为真，也就是说值为1。

　　 如果操作数的长度不相等，长度较小的操作数在左侧添0补位，例如：

2'b10 = = 4'b0010
与下面的表达式相同：
4'b0010 = = 4'b0010
结果为真（1）。

2.4 逻辑操作符

　　 逻辑操作符有:

* (逻辑与)
* || (逻辑或)
* ！(逻辑非)

　　 这些操作符在逻辑值0或1上操作。逻辑操作的结构为0或1。例如, 假定:

Crd = 'b0; //0为假
Dgs = 'b1; //1为真
那么:
Crd Dgs 结果为0 (假)
Crd || Dgs 结果为1 (真)
！ Dgs 结果为0 (假)
对于向量操作, 非0向量作为1处理。例如，假定:
A_Bus = 'b0110;
B_Bus = 'b0100;
那么:
A_Bus || B_Bus 结果为1
A_Bus B_Bus 结果为 1
并且:
! A_Bus 与! B_Bus的结果相同。
结果为0。
如果任意一个操作数包含x，结果也为x。
!x 结果为x

2.5 按位操作符

　　 按位操作符有:

* ~（一元非）
* （二元与）
* |（二元或）
* ^（二元异或）
* ~^, ^~（二元异或非）

　　 这些操作符在输入操作数的对应位上按位操作，并产生向量结果。下表显示对于不同操作符按步操作的结果。

　　 例如，假定,
A = 'b0110;
B = 'b0100;
那么:
A | B 结果为0110
A B 结果为0100
如果操作数长度不相等, 长度较小的操作数在最左侧添0补位。例如,
'b0110 ^ 'b10000
与如下式的操作相同:
'b00110 ^ 'b10000
结果为'b10110。

2.6 归约操作符

　　 归约操作符在单一操作数的所有位上操作，并产生1位结果。归约操作符有:

* (归约与)
如果存在位值为0, 那么结果为0；若如果存在位值为x或z，结果为x；否则结果为1。
* ~ (归约与非)
与归约操作符相反。
* | (归约或)
如果存在位值为1，那么结果为1；如果存在位x或z，结果为x；否则结果为0。
* ~| (归约或非)
与归约操作符|相反。
* ^ (归约异或)
如果存在位值为x或z，那么结果为x；否则如果操作数中有偶数个1, 结果为0；否则结果为1。
* ~^ (归约异或非)
与归约操作符^正好相反。
如下所示。假定,
A = 'b0110;
B = 'b0100;
那么:
|B 结果为1
B 结果为0
~ A 结果为1
归约异或操作符用于决定向量中是否有位为x。假定,
MyReg = 4'b01x0；
那么:
^MyReg 结果为x
　　 上述功能使用如下的if语句检测:

if (^MyReg = = = 1'bx)
$ display (There is an unknown in the vector MyReg !)

注意逻辑相等(==)操作符不能用于比较；逻辑相等操作符比较将只会产生结果x。全等操作符期望的结果为值1。

2.7 移位操作符

　　 移位操作符有:

* (左移)
* >> (右移)

　　 移位操作符左侧操作数移动右侧操作数表示的次数，它是一个逻辑移位。空闲位添0补位。如果右侧操作数的值为x或z, 移位操作的结果为x。假定:

reg [0：7] Qreg；
. . .
Qreg = 4'b0111;
那么:
Qreg >> 2 是 8'b0000_0001

　　 Verilog HDL中没有指数操作符。但是，移位操作符可用于支持部分指数操作。例如，如果要计算ZNumBits的值，可以使用移位操作实现，例如:

32'b1 NumBits //NumBits必须小于32。
同理，可使用移位操作为2-4解码器建模，如
wire [0:3] DecodeOut = 4'b1 Address [0:1];
Address[0:1] 可取值0,1,2和3。与之相应，DecodeOut可以取值4'b0001、4'b0010、4'b0100和4'b1000，从而为解码器建模。

2.8 条件操作符

　　 条件操作符根据条件表达式的值选择表达式，形式如下:

cond_expr ? expr1 : expr2

如果cond_expr 为真(即值为1)，选择expr1；如果cond_expr为假(值为0)，选择expr2。 如果cond_expr 为x或z，结果将是按以下逻辑expr1和expr2按位操作的值: 0与0得0，1与1得1，其余情况为x。
如下所示:

wire [0:2] Student = Marks > 18 ? Grade_A : Grade_C;

计算表达式Marks > 18; 如果真, Grade_A 赋值为Student; 如果Marks =18, Grade_C 赋值为Student。下面为另一实例：

always
#5 Ctr = (Ctr != 25) ? (Ctr + 1) : 5;
过程赋值中的表达式表明如果Ctr不等于25, 则加1；否则如果Ctr值为25时, 将Ctr值重新置为5。

2.9 连接和复制操作

　　 连接操作是将小表达式合并形成大表达式的操作。形式如下:

{expr1, expr2, . . .，exprN}

　　 实例如下所示:

wire [7:0] Dbus;
wire [11:0] Abus;

assign Dbus [7:4] = {Dbus [0], Dbus [1], Dbus[2], Dbus[3]};
//以反转的顺序将低端4位赋给高端4位。
assign Dbus = {Dbus [3:0], Dbus [7:4]};
//高4位与低4位交换。
由于非定长常数的长度未知, 不允许连接非定长常数。例如, 下列式子非法：
{Dbus,5} //不允许连接操作非定长常数。
复制通过指定重复次数来执行操作。形式如下:
{repetition_number {expr1, expr2, ...,exprN}}
以下是一些实例：
Abus = {3{4'b1011}}; //位向量12'b1011_1011_1011）
Abus = {{4{Dbus[7]}}, Dbus}; /*符号扩展*/
{3{1'b1}} 结果为111
{3{Ack}} 结果与{Ack, Ack, Ack}相同。

表达式种类

　　 常量表达式是在编译时就计算出常数值的表达式。通常，常量表达式可由下列要素构成:
　　 1) 表示常量文字, 如'b10和326。
　　 2) 参数名，如RED的参数表明:

parameter RED = 4'b1110；

　　 标量表达式是计算结果为1位的表达式。