基于PXIE总线的高速CCD数字图像采集系统设计

2．1．2 控制信号接口设计
相机控制信号CC1，CC2，CC3，CC4为4路LVDS信号，为节省布线空间，FPGA发出的控制信号均为单端信号，因此采用National Semicon-ductor公司的DS90LV047A芯片将采集卡发出的单端COMS控制信号转化为LVDS信号，完成对CCD相机的控制。图4为DS90LV047A与MDR26的连接。

2．1．3 串行通信信号接口设计
串行通信信号由两对LVDS信号提供，这些信号使相机与其使用者之间可以进行通信。因为是双向通信，在此采用了National Semicon-ductor公司的DS90LV049芯片实现了LVDS差分信号到单端CMOS信号的双向转换。图5为DS90LV049与MDR26的连接示图。图中EN为1时，EN可以不接，4条通路可以全通。

2．2 PXIE模块设计
2．2．1 PXIE的时钟电路设计
在PXIE规范中，对于时钟的频率稳定度要求是100 MHz±300 ppm，抖动(Cycle-to-Cycle)需要小于125 ps，占空比要求50％±5％以内。因此，系统中选用IDT公司的ICS874003-02作为100 MHz参考时钟的抖动衰减器。ICS874003-02是一款高性能的将差分时钟转换为LVDS电平时钟信号的时钟抖动衰减器，该元件可支持PXI Express系统，具有衰减或“清除”100 MHz PXIE输入时钟抖动，同时将其转换成250 MHz LVDS输出能力的时钟器件。ICS874003-02在芯片内部集成了一个高性能，低相噪的锁相环。锁相环的鉴相带宽为400 kHz，可以快速锁定时钟，减小抖动。该器件支持低于1 ps RMS极低相位噪声的基准时钟生成，满足基于PXIE的高速应用的严格的抖动要求。它的最大周期抖动为35 ps，占空比变化为50％±2％，完全可以满足PXIE对时钟的要求，其内部原理图如图6所示。
该系统设计中采用QA0／nQA0和QA1／nQA1两对差分输出时钟，并且将这两个输出分频器的分频系数设置为5，使输出时钟频率和输入时钟频率相同。
ICS874003-02提供独立的电源用以隔离内部锁相环产生的开关噪声，VDD，VDDA，以及VDDO抑必须单独通过过孔连接到电源层，并且在每个电源脚上都要加入旁路电容，为了获得最佳的时钟抖动特性，电源需要相互隔离。如图7所示，1个10 Ω的电阻以及1个10 μF和0．01 μF的旁路电容构成了一个电源滤波电路，连接到每个VDDA脚，10 Ω的电阻可以被磁珠所替代。
2．2．2 PXIE的IP core设计
该系统中，采用Virtex-5LX50T型FPGA作为PXIE的传输控制器，由于FPGA内部集成了PCIe端点模块，所以减少了很多外围硬件电路的设计难度。PCIe端点模块的IP核框图如图8所示。
由图8可以看出，PXIE IP核采用分层结构，即分别为物理层链路模块、物理层、数据链路层、传输层和用户应用层。传输层负责处理用户应用层(User Applieation)提供的传输层包(TLP)并安排其传输。数据链路层负责链路管理和数据完整性，包括错误的检测和纠正。物理层负责完成包的成帧和解帧、字节的组合和拆分、链路的初始化和训练、扰码生成和解扰。发送时，物理层链路模块负责将物理层生成的扰码应用到传输数据中，同时复用到物理层模块接收到的有序集中，最后把包传输给传输接口；接收时，负责从传输接口上接收TLP字节，从数据中解码有序集，并且将DLLP和TLP解扰。
2．2．3 PXIE传输速度问题及解决情况
由于PXIE传输协议是基于PCIe传输协议的扩展，所以可以利用目前比较成熟的PCIe传输协议实现技术在硬件程序设计层次上实现PXIE传输协议，至于PXIE协议的一些扩展接口，都可以在FPGA外围用基本硬件电路简易的实现。FPGA生产厂商Xilinx公司提供了一套成熟，稳定并且免费的PCIe传输方案，以IP(Intellectual Property)的形式提供给用户。
PCIe IP核虽然为PXIE传输协议提供了解决方案，但是仍然存在问题。首先，在实际测试过程当中，由于PCIe IP一直占用了CPU，使得PC在进行数据传输时，主机本身无法进行其他操作，还有一定几率造成系统崩溃。其次，由于PCIe协议进行传输的包载荷过小，在进行大数据量传输的时候，会进行多次传输，从而浪费大量时间在结束和发起传输上，导致平均数据传输率下降。最后，由于IP核的重要特性是通用化，所以IP核的接口包括了所有PCIe信号，使得用户操作非常繁琐，不利于设计的移交和修改。直接内存访问(Direct Memory Access，DMA)控制器能够从根本上解决前两个问题，经过优化设计也能改善第三个问题。
PXIE总线DMA的FPGA功能设计框图如图9所示。

当PC机需要通过PXIE总线发送数据时，首先PC机为DMA传输在内存中划定两块内存空间，作为数据的第一级缓存，并将这两块内存空间的基地址和大小轮流通过PXIE总线传给DMA控制器。这些配置命令通过特定的字