Alpha MOS在PFC应用中的注意事项与设计要点

利于可靠性，如图9和图10所示。

PFC应用中存在宽输入电压范围，输入电压跳变，以及响应时间慢等特点，容易出现比较大的冲击电流。在这种应用中需要特别注意控制峰值电流，同样的驱动参数下，峰值电流越大，开关的dv/dt和di/dt越大。要根据实际应用中的最大峰值电流来调整驱动参数。在设计中，要监测最大冲击电流下的开关波形，以确定是否需要调整驱动参数，使MOSFET工作在较好的状态。

通过漏源极增加额外的电容也可以比较容易地减小dv/dt。在正激有源拑位，桥式软开关，谐振类电路中，合适的漏源极电容有助于开关状态的优化。而在PFC和反激类电路中则需要小心处理，要和效率进行适当的平衡。在效率允许的范围内，通过增大漏源极电容还可以有效地减少EMI。

图9：MOSFET关断dv/dt与放电电阻关系

图10：MOSFET关断dv/dt与Cgs关系

（2）减少通过Cgd耦合对驱动的干扰

由于Alpha MOS的高速开关特性，以及极低的Ciss和Crss，Alpha MOS更容易受layout不良而导致驱动受到干扰。这种干扰往往是由于高频高压的走线和驱动走线靠的太近。使得漏极的高dv/dt信号通过耦合放大的Cgd进入驱动信号。如图11和图12所示。

图11：PFC MOSFET驱动被干扰

图12：PFC MOSFET驱动正常

（3）驱动端加磁珠

驱动端加磁珠是种简单合理的方法，可以抑制驱动端受干扰产生的尖刺。建议将磁珠放置在尽可能靠近MOS驱动端的位置。TO220等插件封装可以采用套管式磁珠，贴片封装的MOS可以采用类似贴片电阻大小的SMD磁珠。选取磁珠需要查阅其数据手册，确保可以通过至少3A的电流，其峰值抑制频率应在30-100MHz。通常情况下磁珠并不会对驱动波形产生影响，当MOS上流过很大电流导致干扰突然增大时，磁珠才起作用。

（4）合理放置驱动元器件的位置

对于有图腾柱驱动或者三极管辅助放电的驱动电路，起到辅助和增强作用的电路元件要尽可能靠近MOS。特别是地线，要直接单点与MOS的源级连接，一定要尽量避免在驱动的地线回路上有主功率部分的电流通过，否则，主功率回路中的大电流会耦合到驱动回路中，造成驱动的误开通和误关 断。控制芯片的驱动信号则要远离高压高频走线。由于芯片的地线往往远离MOS的源级，因此只有在小功率的应用中采用芯片直接驱动。较大功率或干扰信号强的应用还是建议带有驱动增强的辅助驱动电路。

3 Alpha MOS的并联及PCB设计

对于MOS并联的情况，首先驱动电路要尽可能隔离。严禁直接将并联MOS的驱动端连在一起。由于MOS的漏极电感，结电容以及门槛电压等可能有差异，直接将门极相连会使门极驱动在开关过程产生振荡，如图13所示，振荡将在低电抗回路中发生，严重时会导致MOS损坏。驱动电阻增大可以对并联振荡起到衰减作用，最好严格地隔离并联驱动。

图13：直接并联的驱动干扰模型

图14所示为常见的并联方式，并联的MOS分别通过驱动电阻与图腾柱电路相连。但这种隔离还不够彻底，彻底隔离的方式如图15电路所示，两个MOS分别经过各自独立的驱动电路驱动，只在信号输出端相连。不管采用哪种驱动方式，为了提高可靠性，增大驱动电阻，降低dv/dt(比单管更低)都是必要的。

需要说明的是，在并联应用中，驱动受干扰的问题要优先于并联的不平衡问题。一般的电路中很难保证并联的绝对平衡。如果驱动电路和PCB布局不能兼顾的情况下，可以适当牺牲一些平衡性，但驱动的干扰必须被消除。具体应用中需要仔细权衡。

图14：常用并联驱动电路

图15：完全隔离并联驱动电路

并联中PCB布局和走线十分重要，越是高速开关的MOS，对并联均衡的要求就越高。不均衡的并联，不但会导致单个MOS承受过高的电流冲击和dv/dt（注意到dv/dt与电流成正比）还会在电流重分配的过程中产生振荡，干扰驱动和其他信号。下面是一些MOSFET并联的例子，绿色为正面走线，红色为背面走线。

图16和图17是最佳的并联走线方式，并联的MOS各自漏极和源级的走线长度相同，驱动走线与主功率走线在不同方向。实际应用中可以增大走线面积以取得更好的效果。

图16：并联MOS散热片独立

图17：并联MOS散热片共用(背靠背)

图18的MOS布局方式在一些中小功率应用中比较常见，采用这种走线方式可以取得均衡的效果，但是实际应用要注意减少走线长度以减小走线电感。

图18：并联MOS散热片共用(并排)

图19是一种不良走线方式，左边的MOS上串联了一段走线电阻和电感，这可能导致右边MOS的工作电流更大，dv/dt和di/dt也更大

图19：并联MOS散热片共用(并排)，不良走线

在一些中小功率的实际应用中，PCB是单面板，常常采用图20的方式并联。虽然这种方式仍然不能实现走线电感