一种高度集成的全新电源管理解决方案

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应用的电源时序控制：精密使能输入、可编程软启动、电源良好输出和有源输出放电开关。

3.1 精密使能输入

每个稳压器，包括LDO在内，都有一个带0.8 V精密基准电压的使能输入(图6-1)。当使能输入的电压大于0.8 V时，稳压器使能;当该电压小于0.725 V时，稳压器禁用。内部1 MΩ下拉电阻可防止该引脚悬空时发生错误。利用精密使能阈值电压，很容易控制器件内的电源时序，使用外部电源时也一样。例如，降压调节器1设置为5 V时，可以利用一个电阻分压器来设置精确的4.0 V跳变点以使能降压调节器2,依此类推为所有输出设置精确的上电时序。

3.2 可编程软启动

软启动电路以可控方式缓慢提高输出电压，从而限制浪涌电流。软启动引脚连接到 VREG时，软启动时间设置为2 ms;在软启动引脚与 VREG和地之间连接一个电阻分压器时，软启动时间可提高至8 ms(图6-2)。为了支持特定启动序列或具有大输出电容的值，可能需要这种配置。软启动的可配置能力和灵活性使大型复杂的FPGA以及处理器能以安全可控的方式上电。

图6 ADP5050和ADP5052简化电源时序控制

3.3 电源良好输出

当所选降压调节器正常工作时，开漏电源良好输出(PWRGD)变为高电平(图6-3)。电源良好引脚可以将电源的状况告知主机系统。默认情况下，PWRGD监控降压调节器1上的输出电压，但也可以定制其它通道来控制PWRGD引脚。各通道的状态(PWRGx位)可通过ADP5050上的I2C接口回读。PWRGx位的逻辑高电平表示调节输出电压高于标称输出的90.5%.当调节输出电压降至其标称输出的87.2%以下并持续50 μs以上时，PWRGx位设为逻辑低电平。PWRGD输出是内部未屏蔽PWRGx信号的逻辑和。内部PWRGx信号必须为高电平且持续至少1 ms,PWRGD引脚才能变为高电平;如果任意PWRGx信号发生故障，则PWRGD引脚毫无延迟地变为低电平。控制PWRGD的通道(通道1至通道4)由工厂熔丝指定，或通过I2C接口设置相应位来指定。

3.4 有源输出放电开关

每个降压调节器均集成一个放电开关，它连接在开关节点与地之间(图6-4)。当其相关调节器禁用时，开关接通，有助于使输出电容快速放电。对于通道1至通道4,放电开关的典型电阻为250 Ω。当调节器禁用时，即使有大容性负载，有源放电开关也会将输出拉至地。这样就能显着提高系统的稳定性，尤其是在周期供电时。图7所示为典型的上电/关断时序。

图7 典型的上电/关断时序

4 I2C 接口设计

I2C 接口实现了对两个降压调节器输出(通道1和通道4)的高级监控和基本动态电压调整。

4.1输入电压监控

可以监控输入电压是否发生欠压等故障。例如，将12 V电压施加于输入，I2C接口配置为：如果输入电压低于10.2 V,则触发报警。专用引脚(nINT)上的信号告知系统处理器问题已出现，并关断系统以便采取纠正措施。具备监控输入电压的能力可提高系统可靠性。图8显示了可以设置哪些值来监控ADP5050的输入电压。