信号完整性----最优化导通孔高速串联应用

在低频率的时候，导通孔的影响不大。但在高速系列连接中，导通孔会毁了整个系统。

在某些情况下，在3.125Gbps的时候，他们可以采用一个样子不错的，宽的孔眼。在5 Gbps的时候将它变成一个支柱。了解引起导通孔限制的根本原因是优化其设计的以及验证他们的第一步。

这篇专栏将描绘一个简单的导通孔建模与仿真过程，从中你认识可以得到优化设计一些关键点。

你不可能碰巧设计一个能够工作在2Gbps或更高速率的互连。为了实现目标的数据传输速率，互连必须优化。在许多情况下，导通孔可能成为高速串联的终结，除非导通孔经过优化，使其影响变小。

差分过孔问题的根源主要来自三方面，90％是通孔根via stub，9％来自通孔，另外1％来自return vias.所谓的导通孔工艺就是解决这三个关键点。

第一步是尽量减少通孔根的长度。作为一个经验法则，通孔根的长度，以密耳为单位，应小于300 mils/BR，Br是Gbps的速率。

第二个步骤是将孔路径中的穿透部分使其接近线的阻抗，通常为100欧姆。不同导通孔的阻抗差通常都低于100欧姆，因此，在可能的情况下，尽量减少其直径，增加间距，清孔，增加层上的通孔，并清除所有无用的焊盘。另外，周围线路阻抗可以减少。通常，即使是65欧姆的阻抗差都将导致小于-1 dB的插入损耗，更别说是在15GHz，100欧姆差的系统中了。

最后，在信号空附近放置相邻的return vias将有助于控制普通信号在系统中传输而产生的信号噪音。对于不同系统，引入return via对于信号质量来说并不一定是至关重要的，虽然这总是一个好习惯。

一旦这些关键点都被优化，考虑到真是情况的限制，我们总是有相同的问题，他会正常运作么？在处理导通孔的工程上我做得已经够好了么？

回答这个问题的其中一个方法是建立一个测试设备并进行测量。这是"测试性能"的做法。代价十分高昂，费时间费资源，但最终结果会是您大大提高产品可靠性的信心。另一种方法是在确定硬件和提交建造之前对最终设计进行仿真。

唯一能精确仿真差分过孔的是使用三维全波电磁场解决器，诸如安捷伦科技和CST所提供的那种。这些工具已经被证明十分准确，很容易来解释那些不同的和共同的影响，包括来自返回路径的影响，但一般都比较复杂。该工具的S数表现模块可以用在许多系统仿真器里面，来预测第一级和第二级影响。这是一个完善的过程。

不过对于某些导通孔结构，差分阻抗特性可以用一个非常简单模块取得近似值。用这种方法，分析预制可以缩短到几分钟而不是几小时甚至几天。它亦可以深入分析导通孔会面临多少可能的问题，以及对于设计相对重要的特性。所以在高速串联中导通孔效应评估的时候，我们总是先使用简单的模型。相对于投入的精力，回报是巨大的。

首先，差分过孔可以被模拟成一个统一的差分对，具有差分阻抗和介电常数。它被分成两个或三个均等的部分，这取决于信号层是如何进入和离开导通孔的。这些部分中唯一的区别就是其长度。他们都有相同的差分阻抗或奇模阻抗，以及介电常数。

这两个导通孔的差分阻抗可以基于twin rods典型阻抗分析模型进行粗略估算。如图1所示

差分阻抗可以通过twin rod模型进行估算：

Z0 =差分阻抗（欧姆）

D =导通孔直径（mils）

s =中心到中心间距（mils）

Dk =有效介电常数大约4– 6.5

例如，如果算上glass weave和树脂介电常数为5，间隙是60密耳，导通孔的直径是30密耳，那么其差分阻抗是：

导通孔一般会低于100欧姆。怎么样的值是我们可以接受的呢？最常见的关于信号完整性问题的答案是，"It depends."如果-1dB的插入损耗是可以接受的话，那么导通孔的阻抗可以低至65欧姆，但在到了100欧姆环境下仍然能满足这种性能规格。

一般来说，只有对整个环节使用这种电气模型进行仿真，才会给你一个自信的答案。这个简单的差分对模型是在你制造之前，使你对设计确立信心的必要元素。