SRAM在新一代IoT和可穿戴嵌入式设计中的作用

们所讨论的，可穿戴产品使用低功耗的小尺寸SRAM最为适合。同时，物联网的发展还会影响到工业、商业和大规模运营以及个人住宅、大型工厂乃至整个城市的自动化。SRAM采用小型封装，能够在降低功耗的同时保持高速性能，其将为IoT应用带来重要价值。
　　

许多主要厂商提供的微控制器通过诸如深度低功耗(Deep Power-Down)和深度休眠(Deep-Sleep)等特殊的低功耗模式，已经能够满足对此类跨界设备的不断变化的需求。在这些模式下，外设和存储器模块也有望节省功耗。因此，要成为IoT设计的优先选择，SRAM的发展必须能够让客户不必在性能和功耗之间权衡取舍。
　　

SRAM的发展如此之快，很明显只要独立式SRAM制造商能够通过创新让自己的产品满足新一代应用需求，激动人心的时刻就在未来等待着他们。SRAM的主要创新领域包括：

缩小芯片尺寸：这要求工艺技术的进步和封装技术的创新; 减少引脚数量：目前大多数SRAM使用并行接口。市场上的串行SRAM只有低容量产品。需要生产容量更高的串行SRAM; 功耗更低的高性能芯片; 片上软错误校正。

　　

在下面的章节中，我们将介绍SRAM设计的一些关键创新，这些设计创新促使嵌入式系统开发人员考虑把SRAM用于嵌入式可穿戴产品、IoT和其它嵌入式系统应用。
　　

芯片级封装
芯片级封装(CSP)[4]是一种缩小芯片尺寸的强大技术。根据规格要求(J-STD-012)，要满足"芯片级"要求，整体封装部分的面积不能超过晶片面积的1.5倍，并且线性尺寸不能超过晶片尺寸的1.2倍。相比之下，对于采用标准封装的晶片，整体芯片面积可以是晶片面积的十倍。因此芯片级封装有助于缩小芯片的尺寸。另外通过压缩工艺节点也可以实现类似的尺寸缩小。但就SRAM而言，转而采用较小的工艺节点会带来风险，具体在上文中已作解释。

面积的缩小可通过取消第一级封装来实现，其中包括引脚框架、管芯连接、焊线以及铸模化合物。CSP芯片大多采用晶圆级封装，将封装材料直接堆放在晶圆片上。引脚分布类似于球栅阵列封装(BGA)，封装上的焊接凸点起引脚作用。通过缩小工艺节点可获得类似的尺寸缩小效果。
　　

对于可穿戴应用中空间有限的电路板来说，CSP SRAM明显将是最佳选择。与仅次于它的备选方案(购买一块SRAM管芯，然后使用高级多芯片封装(MCP)技术将它与MCU管芯封装在一起)相比，将CSP SRAM纳入设计要便捷得多。目前，CSP SRAM还没有投入量产，有些供应商将其作为定制选项提供，可能是因为目标市场(可穿戴)还没有超越嵌入式领域。不过在 SRAM 市场中，大多数主要厂商都可为他们的很多其它产品提供CSP选项。例如，赛普拉斯半导体已针对其PSoC等产品系列提供了CSP版本。因此，对于制造商来说，将这种功能延伸至SRAM应该不难。
　　

引脚数更少
在SRAM的功耗低于闪存和DRAM时，使用SRAM进行存储器扩展的主要问题是其并行接口。尽管并行接口能实现更快的读写速度，但有太多的IO需要连接。例如，如果将一个1Mb SRAM (64Kb x16) 与一个MCU连接，所需的IO数量将会是32个(16个地址，16个数据)。进行多路复用可将该数字减少至24。但容量每增加一级(2M、4M、8M等)，引脚数就会增加1个。
　　

极小可穿戴电路板上用来连接SRAM的IO数量有限，因为小型MCU的封装引脚数量少。要与这些MCU连接，SRAM必须突破传统的并行接口。串行闪存和EEPROM等的成功增强了串行存储器选项的市场需求。MCU使用嵌入式高速缓存已有很多年了，因此对于串行SRAM的需求直到最近几年才被发觉。串行SRAM可实现更便捷的接口连接，更少的引脚使用(单路SPI用两个，双路SPI用两个，四路SPI用四个)。此外，所需的IO数量不会随容量增加而增多。
　　

目前，我们的串行SRAM容量低，存取速度相对较慢(存取时间达25ns，容量为1M)。在不久的将来，我们将有望刷新这两个参数。随着可穿戴产品进入全新时代，我们可能会希望MCU完成更为复杂的工作。在这种情况下，具有更高吞吐量的更高容量高速缓存/高速暂存存储器会十分有用。因此，串行SRAM向更高速和更高容量的方向发展将对该市场十分有利。使用CSP封装缩小尺寸再加上串行接口，SRAM将会成为可穿戴产品中高速缓存及高速暂存存储器的强大选项。
　　

高性能，低功耗
当前有两个不同系列的异步SRAM：快速SRAM(支持高速存取)和低功耗SRAM(低功耗)。从技术角度看，这种权衡是合理的。在低功耗SRAM中，通过采用特殊栅诱导漏极泄漏(GIDL)控制技术控制待机电流来控制待机功耗。这些技术需要在上拉或下拉路径中添加额外的晶体管，因此会加剧存取延迟，而且在此过程中会延长存取时间。在快速SRAM中，存取时间占首要地位，因此不能使用这些技术。此外，要减少传播延迟，需要增大芯片尺寸。芯片尺寸增大会增大漏电流，从而增加整体待机功耗。