英特尔提前公布6核Westmere-EP细节

下周一，国际固态电子大会ISSCC将在美国旧金山召开，传闻IBM将在本次大会上发布高端的Power 7处理器，并且在大会之外，英特尔可能在下周一正式公布姗姗来迟的四核 "Tukwila"安腾处理器。为了不在这样的混乱中被淹没，英特尔在2月3日上午提前公布了原本在下周一ISSCC大会上公布的有关32纳米"Westmere-EP"服务器/工作站处理器的文档。

Westmere-EP是2009年发布的四核Nehalem-EP Xeon 5500的继任者，Xeon 5500在2009年获得了巨大的成功，在经济危机中拉动着服务器市场的缓慢前进。Xeon 5500采用了45nm工艺，而Westmere-EP将采用32nm第二代high-k金属栅技术，制程上的进步让英特尔可以为Westmere-EP添加更多的核心，或者在同样TDP封装下提高时钟频率。

从45nm进步到32nm，单位面积上晶体管数量的增加让Westmere-EP可以增加两个核心，并且片上的L3缓存增加50%，达到12MB，此外，Westmere-EP还将提供4核心的产品。Intel Turbo Boost技术还将延用，可以根据负载提升部分核心的频率并关闭其他核心。Westmere-EP将和Xeon 5500具有相同的频率段和热封装，不过直到3月中正式发布前我们还看不到具体的样品。Westmere-EP将和Xeon 5500采用一样的插槽、芯片组，将同样具有三个内存通道，支持DDR3规格内存。

32nm、6核心Westmere-EP核心照 Westmere-EP核心面积为240平方毫米，具有11.7亿个晶体管，而Xeon 5500核心面积为246平方毫米，晶体管数量为7.81亿个，可以看到制程的进步让晶体管的密度更大，芯片尺寸更小。如上图，与Xeon 5500一样，芯片还是被分为"Core"和"Uncore"部分，6个核心分两部分排列，每部分具有三个核心，核心区域具有独立的时钟频率和供电部分。L3缓存和内存控制器位于芯片的"Uncore"区域，并且具有了独立的Power gate。 在Nehalem微构架中英特尔为每个核心引入了Power Gate（功率门限）技术，关闭空闲的核心，芯片的Uncore区域保持满功率运行，核心的状态被存储在芯片缓存中，这样可以降低处理器的能耗。而在Westmere家族中，每个核心依旧具有Power Gate技术，并且Uncore部分也具有了这样的功能，所以看上去Westmere-EP在实际应用中会更加节能。 Westmere-EP依旧支持Intel HyperThreading超线程技术，每个核心支持2个虚拟线程。具有新的加密指令集来实现AES（Advanced Encryption Standard）算法来加密数据。另外一个新的特性是Westmere-EP所集成的内存控制器提供了对1.35v低电压DDR3内存的支持，而标准的DDR3电压为1.5v。支持低电压内存的实际效果是在不牺牲性能的前提下可以降低20%的热量。 Westmere-EP在正式发布后将被命名为Xeon 5600。 另外，即将在ISSCC展示的另一份文档中，英特尔还会讨论一种新的类似于QuickPath的点对点互联技术，这种实验性的互联架构目前还没有命名，据称这种架构中芯片间的数据传输能效是现有架构的10倍，在QPI架构中不同芯片间传输1TB数据需要150w能耗，而这种新的架构只需要11w。更重要的特性是，在睡眠状态时，这种新架构的能耗只有满载的7%，并且从睡眠状态恢复的时间要比QPI快1000倍。 发布者：博子