使用IDELAY 实现高效8 倍过采样异步串行数据恢复

摘要：

异步串行数据接口要求接收器恢复数据，方式是对比特流进行检查，并在所发送数据未附带时钟时确定每个位的采样位置。有几种方法可以在 Xilinx FPGA |0">FPGA 中实现此类接收器。RocketIO™收发器就是专门为这一任务设计的，但并非在所有 Xilinx FPGA 中都可用。根据器件系列和速度级别不同，SelectIO™ 的输入端和 FPGA 逻辑资源可以实现比特率高达近 1 Gb/s 的异步串行接收器。

对于行程短且抖动小的数据，每个位周期对比特流采样四次左右足矣。这种低过采样率数据恢复技术在 XAPP224 《数据恢复》中有描述。不过，如果未经过位转换数据行程就很长或者所要求的抖动容限高时，就需要较高的过采样率，这在传统上需要使用多个时钟相位，常常要占用若干数字时钟管理器 (DCM) 及大量全局时钟资源。

Xilinx Virtex™-4 和 Virtex-5 器件的每个输入引脚都有与其相关的高精度可编程延迟单元。这些延迟单元被称为 IDELAY，可用于实现过采样器，这种过采样器仅利用极少的 FPGA 逻辑资源，而更重要的是，进行 8 倍过采样只需一个 DCM 和两个全局时钟资源。与使用多个 DCM的技术相比，这种解决方案可提供更高的抖动容限。

如果配以适当的数据恢复方案，就可以将本文所述的过采样技术用于多种不同的数据协议，在Virtex-5 器件中采样率可达550 Mb/s，而在 Virtex-4 器件中可达 500 Mb/s。我们举例说明如何使用这种技术，用参考设计实现一个以 270 Mb/s 运行的 SD-SDI (SMPTE 259M) 接收器。


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