求助：如何确定等长范围？

   对于高速总线型数据，该如何确定走线的等长控制范围呢?
  假如做定性分析，等长是为了确保时序一致。假如时序不一致，数据信号是没有任何意义的。从这个角度考虑，等长范围应该越小越好。  另一方面，从减小信号串扰角度，任何非必要的绕线都会增加信号完整性问题产生的风险。因此等长范围应该尽可能大，做好不用绕线。对于空间较密的情况，减小绕线也能节省大量的工作量。我个人更倾向于选择不饶线或少绕线，但是别人总结的经验一般都把等长范围控制的比较小。
   求解！

串扰毕竟可以通过很多措施控制，时序不一致的话信号再完整就没有意义了，对于实际情况需要综合考虑。

  我的观点刚好相反。串扰是无法控制的，对于串扰严重的场合，数据到达接收端已经失效了，我们很难从中获取需要信息。而时序问题，数据信息已经完整的传递到接收端，对于有bit位数据识别的处理器，完全可以通过软件延时恢复数据。
   正常走线的传输延时是可以计算的，只是拐角、过孔处的传输延时不确定。
   您说的串扰的控制措施很多，能具体说说吗?

等长的唯一用处就是保证时序，没有其他的用处很好处，只有坏处；综合考虑，有取舍。

那设计中该如何综合考虑呢?

串扰没有办法消除，但是可以通过比如尽量拉大线的间距，减小平行的距离；减小布线层与参考层之间的介质厚度尽量耦合到参考层（当然得满足阻抗要求）；端接这些措施来最大程度减小串扰。当然这些都是理论上的东西，实际设计只能是折衷和优先考虑，牺牲不重要的部分，至于极端的情况那就需要更深的研究了。
你说的用软件延时也是保证时序的一种办法。

假如面对密度较大、成本严格限制的消费板，你所说的减小串扰的方法就显得太奢侈啦。  我认为设计过程中等长更容易控制，假如能计算理论的等长范围、再在此基础上留一定的余量，既保证了时序的要求，又能节省大量的工作量。  设计中的每一步都应该是可以理解的。