关于Altium Verilog HDL 仿真问题

完全按照书上的代码运行Simulator→Create Verilog Testbench时出现如图错误，求大神帮忙看看，是代码问题还是我设置错了，有什么需要贴出来的求大神告诉。
我使用的版本是15 参考书使用的13.

图示有一处错误，clr clk后面；改为， 同样会出现错误。

已解决 ‘timescale 1ns/1ps 第一个标点必须在中文模式下输入，第一遇到。