华为中兴fpga笔试题解答视频

6. 假设存在positive clock skew为10ns，问最高电路频率。[SIRF  2008]

能容忍的最大positive clock skew

能容忍的最大negative clock skew

positive clock skew：DFF2的clock比DFF1的来的晚

negative clock skew：DFF2的clock比DFF1的来的早

Tsetup=1ns     Thold=1ns     Tclk->q=1ns

http://www.mdy-edu.com/product/492.html

3. 设计一个计算连续Leading Zeros个数的电路。输入8-bit，输出4-bit。[AMD 2008]

00001000       0100

00100010       0010

10001000       0000

可以parameterize你的设计吗?其hardware是什么样子的?

解答视频：http://www.mdy-edu.com/product/488.html