如何提高CMOS LNA的IIP3？哪些因素限制了IIP3，P1DB指标？

可以尝试增加过驱动电压，但是对于源简并结构的LNA，由于牵涉到反馈，可能效果不明显，可以同时调整输入匹配网络

加大电源电压解决voltage headroom的问题，改变Load, e.g.变resistor为LC tank，加degenerative的inductor，还有就是补偿寄生电容的feedback和leakage啦，最简单的就是shunt一个inductor吧它们谐振掉。
方法很多，要视具体电路而定，这么笼统的说不清啊。

小编，这些“google提供的广告”能不能不要放在帖子里，弄得到处都是?太annoying了。
都集中在页面上下不行吗?

"补偿寄生电容的feedback和leakage啦，最简单的就是shunt一个inductor吧它们谐振掉"
楼上的兄弟能详细指点一下吗?

低频设计的话就不必这么麻烦了，在razavi最新的60GHz LNA paper里有这个的详细描述，你可以看看，参考下。
他是用quarter line终端接个capacitor来实现inductance谐振掉paracitic capacitance，同时又作为DC bias，比较巧妙。
不过个人认为还是有点问题，你可以看看讨论一下啦。
另外，我不是“兄弟”是“姐妹”啦。

众所周知，IIP3是由于MOS管IV的非线性引起的。我们知道MOS管的gm不是跟vgs简单的正比关系，而是存在非线性特性。如果用Taylor级数展开，gm可以表示为：gm=gm0+gm1*vov+gm2*vov^2+gm3*vov^3+gm4*vov^4+...
其中，vov=vgs-vt，而我们都知道造成IP3的主因是gm3，如果gm3为0，理论上说，你的就会有无穷大的IP3。
有趣的是，gm3的大小，跟MOS管的偏置电压有关，当偏置电压到某个值时，gm3会变得很小，于是有人做个LNA就是想法用个反馈环把LNA的偏压锁定在这个电压附近。但这并不是一个完美的解决方案，因为上面提到的这个偏压往往很低，出现在了MOS管的阈值电压附近。所以，有人有想了一个办法，就是在LNA傍边，再加放一个MOS管，用一定的偏压，使之产生的gm3恰好可以抵消LNA里面的MOS管的gm3。于是这种方法广泛地出现在了需要高度线性的LNA的系统里，比如WCDMA的手机。
呵呵，说得可能太理论了，太快了，但是这个方法确是实现高线性度LNA的最重要的方法之一。

这种方法我试过了，可以达到+15dbm的IIP3，但是这种方法用在产品上风险太大。
因为随PVT变化太大。

gain and IIP3 are not

可以 over design 你的管子，使得功率容量更大些来提高 IIP3
feedback 的方法是通过降低增益牺牲点噪声来达到提高 IIP3和带宽的
比较好的可能就是 replica bias 嵌位偏置在管子最佳状态，还可以抵抗VDD的变化和提高PSRR

15dBm的IIP3,要求高了些。你的NF多大?

some state-of-the-art idea:
1 gm3 in linear region has opposite polarity compared to saturated region, this can also be used to cancel 3rd order harmonic
2 in deep sub-micro(<65nm) , harmonic term in gm(e.g g12,g41) become the main source of 3rd order non linearity, find a way to reduce them also improve IIP3

小编还在吗?怎么提高? 着急，等

请问您说的方法有相关的论文吗?我想看一下，如果可以的话麻烦告知论文的名称，谢谢！

同求。都不上线了他。