SAR ADC有必要仿真工艺角么

如题，各位前辈，SAR ADC有必要仿真工艺角么?自己搭了一个9位SAR ADC，上极板采样，ENOB不分段的情况下大概8.7到8.9多的样子，最差在ff工艺角，仿了tt，ff，ss，分段的情况是FF下最差8.3。请问这正常么，还是架构什么的设计不合理。请前辈指教，后仿会掉到多少呢。

前辈来说下。

只要你不是搭出来给你儿子玩的都要仿真工艺角

那请问前辈，这个误差大概应该维持在多少呢，比如我的9bit，像8.7这样是否合格了

前仿的话算合格了，不过不知道你仿过DAC的mismatch的没有，还有后仿可能会掉比较多

工艺角SS,FF都应该仿到，前仿一般都容易做好，到了后仿像CC之类的参数叠加起来后，量化值与实际值相差会比较大，SAR ADC结构有很多种，选取合适的DAC结构是重点。

不知道如何加，自己在电容旁边并联了一个电容值乘0.01的小电容，不知道这样合不合理，结果降到7.8bit

但是这样的话，有个新架构，如何提高它的性能来符合自己预期呢

后仿的话，要foundry提供的寄生参数提取文件提出来的网表来仿。你自己随便加个值，不会比你前仿来的精度高。

后仿和前仿差不多，是不是i仿真方法不对，还是仿真器的问题呢?我用的Assura

弱弱的问，mismatch这个用蒙特卡洛仿真可以不?

可以吧，我这边smic18没有蒙特卡洛

smic是不是都没有蒙特卡洛器件啊?我这边40nm也没有。

好像有，具体不太清楚，回来我问下师兄，你要流40nm的么

仿真结果好的话，估计是的。

SMIC 40nm应该有MC仿真，师兄做射频没用过

SAR ADC有必要仿真工艺角么