class-D环路稳定性分析和如何补偿？

常用的一阶积分器不用补偿
2阶的，会引入一个左半平面的zero，只要zero在带宽内就可以稳定
更高阶的还未见有人用，但理论一样，n个pole就要有n-1个zero
已经是做滥了的东西，随便down点paper看看，大同小异了

closed loop transfer function第一个极点slightly>20KHz，其余极点摆到UBW之外，使得damper factor>1。Open loop的phase margin要够

你好,谢谢你的回答,我也是想做一个两阶的class-D,这样distortion会好,可是没有这方面的资料和经验.请不吝赐教！

谢谢！
closed loop的第一个极点要求大于20KHz,那么振荡器频率处的增益有什么要求吗?
open loop中在音频20Hz-20KHz范围内的开环增益有要求吗?比如说必须大于某一个order;
在开关频率处的增益又是如何才能使得性能比较好?
对于class-D他的开环GBW取到多少比较合理?理论上在20KHz最好,但是能这样做吗?响应能跟得上吗?
保证环路大信号稳定的条件是什么呢?
问题比较多,请不吝赐教！

说说我的理解吧。
现在的close loop的Class D有一些sigmadelta中noise shaping的概念在里面，但是却少了D to A的环节。但实际上我们从输出拿到的反馈数字信号不完全是我们想要的，我们只是想要其中的audio signal，换句话说，我们只关心占空比的信息，而至于方波的频率多少，峰峰值多少还真是无所谓的。这就和PLL中我们从PFD拿到的信号只想把DC分量送给VCO一样。因此就需要一个Loop filter，积分器就充当着这个filter的作用，剩下的理论就基本和noise shaping一样了，我们当然希望做一个理想的滤波器20K以前全通，20K以后全部cut，这也就是为什么主pole放在20K附近的原因。至于在开关频率除，当然希望尽可能得滤除。
再来说说带宽的问题
首先必须明确的是，Class D本身是个非线性系统，但我们来谈gain和GBW的时候，就已经首先将其线性化了，这些分析是定性而非定量的
GBW的选取是个trade off，首先你要保证系统在20K时候的loop gain能够保证你对THD的要求，但太大的GBW会影响你系统loop filter的性能。
从稳定性的角度是一定要小于开关频率的
至于大信号，你要保证你积分器输出的斜率是小于三角波斜率的。
至于THD，其实一阶就可以做到0.15%以内了
多说一点，其实一个成功的Class D THD是最最基本的要求，其他的很多问题时慢慢才会遇到和发现的
Good luck
嘿嘿

谢谢jeff_zx的回答！
我还有一个问题不是很明白，就是大信号稳定的条件：积分器输出的斜率小于三角波斜率。
这个积分器输出的斜率指的是aduio信号上叠加的输出信号吗?这个条件反应到design参数上怎么体现呢?

就要拿去做pwm比较的信号，要是这个信号的斜率比三角波的斜率还大，你说三角波还能追得上它么?追不上就无法反应误差信息，那系统自然收敛不了。

谢谢！这个我明白,可是在设计class-D时怎么去实现呢?要满足这个要求哪些参数必须要满足呢?

呵呵，其实你完全可以找到答案的。
你只要把积分器的斜率和三角波的斜率的表达式都列出来，组成个不等式，就可以找到约束条件。
其实这个条件你完全不必担心，能够建立反馈的loop肯定都是满足的，仿真看的很清楚
我印象中我当时的系统推出来，只要单位带宽小于开关频率的一半就可以了。

关注中

您能谈一下，一阶的class-D环路中包含的pole和zero吗?我最关心的是，POWER DEVICE，也就是driver后面加的LC filter的pole对这个loop的影响?我认为LC的pole对loop没有影响，因为它在loop外，但是有人说有影响? 11# jeff_zx

我想有以下几点需要搞清楚：
1.F_lc_out
2. F_rc_net
3.F_osc_pwm
4.Fc
5.Ffb
6.斜率比较。
这里有1.feedback怎么设计2.EA怎么设计3.ramp怎么设计4.osc怎么设计5.LC怎么设计6.rc怎么设计。
等等。
期待高手出现。解释细节问题，那才叫高手吧。

1. F_lc_out 通常设为audio band 20~40Khz 在便携设备中通常为了降低成本，由于carrier frequency很高，同时speaker本身也扮演一个一阶低通滤波的角色，采用无lc滤波的形式
2.rc通常决定了loop gain，如果把系统看成linear，那这个rc就决定了thd个人经验是audio band loop gain>200（2阶），对于linear系统可以做到0.01%左右的thd(这个和测试也有关系，通常class-d的thd最差情况出现在input 7Khz左右，7Khz的时候3次谐波仍在带内)
3.F_osc_pwm 主要是效率和失真的问题，通常至少要取到10倍audio band也就是200Khz，由于内置power transistor,carrier frequency的提高肯定会降低efficency，但是从oversampling的角度来考虑频率越高越好，另外我们不希望feedback回来的carrier的内容太多，从这个角度carrier的f也是越高越高越好(假设loop的bandwidth是固定的)，当然这个也可以通过一些技巧来优化，比如在feedback loop引入low pass filter
4.
5.
6.大信号稳定jeff_zx已经解释过了
整个系统的设计是个trade off的过程，参数都是相互制约的，优化最后得到一个比较适合你这个chip的参数

别人都说了,那就是别人设计不是你自己设计了.有意思吗? 任何事情都有个限度把..

问题是这个系统是非连续时变系统...你通过什么仿真的?simulink ?

请问一下有实际测试经验的，使用audio precision怎样扫出THD+N VS OUTPUT POWER曲线来?

不影响，反馈是从滤波器前引入的，LC在loop外，这个和DCDC不一样，DCDC的反馈是从LC后引入的，所以loop中LC贡献了共轭极点

17# chenxinweihai
先把系统线性化了，推个近似的传输函数，带入matlab，可以看看ac，定性的知道哪些参数对系统的带宽有影响，其他的我喜欢宏模型，spectre tran
如果你是一阶的，可以跳过这些了，大信号稳定了，就是无条件稳定的

呵呵，你这个。
全都说清楚了，就要收咨询费了
开个玩笑

你用的什么型号的，第几代的ap?
比较老的型号，不太容易直接扫出来

哈...雖然用不到
但還是學到蠻多的
甘溫@@

~

很多高手啊，学习一下

如果我没有理解错的话，环路的GBW设在20K略高是吧（以一阶积分器为例），不过我看到别人做的项目都是把GBW设到略小于振荡器频率的地方，比如switching 是300K，那么环路的GBW就是120K左右，是不是我哪里错了呢?

我在写一篇delta sigma，32 OSR, 1MHz, 3W ouput, class d Project design reference document,
PPPPPPPlease PPPPPPPPPPPPPPlease wait next year,

学习学习！

你好，我想请问一下，信号从三角波比较调制后进入POWER DEVICE出来的传递函数为什么是VDD/VOSC-PP，这个推导是单纯的近似值吗?

你好，看你对class d挺了解，想问你一个问题，对于class D中DC detect方面能给小弟解答一下吗，非常感谢，boss交给的任务，一直还没搞出来