SAR ADC采样后电平上移，并且每次比较后电平也上移，求解决

是指时钟的后半周期么，你的pre-amp是全差分的吧

没问题....

碰到同样问题，本来一端应该保持在共模电平的，但是比较后电位会变高，导致低位比较的结果出错

这个是开关电荷的注入，使用dummy或者使用传输门可以消除，全差分结构的ADC是不用考虑这个问题的

用的是下极板采样，而且下极板的开关已用传输门了，时序也没什么问题，采样开关的电荷注入应该没什么影响了吧?

我用的是全差分输入，采样开关用的是传输门，即使加上减小电荷注入的dummy管，结果还是没有改变，况且每次比较完之后的保持状态电平还是上移，是不是和使用工艺有关（我用的是55nm）?

你可以用一个开关将比较器的输入端在一个转换周期后拉在一起

转换周期后比较器输入端短接?不是很明白

考虑下amp差分对管的寄生电容与unitC 的关系

能不能说的具体一点，电容之间什么关系，或者有什么资料可以参考一下

同求这个问题

由于全差分输入节点不对称，短接一下可以保证两者DC一致

我做的也是有关于SAR ADC，能不能把你的比较器设计原理图给我看看

感觉是由于运放的kick back噪声引起的，使输入对管的寄生电容远小于单位电容应该可以减小这一影响，你可以试下

非常感谢，问题基本解决，还有一个问题，感觉每次DAC变化时的毛刺很大，对功耗影响很大，看了好多数字逻辑组合，还没有解决，您有没有什么比较好的解决办法

切換慢點吧 ！

最后怎么解决了?究竟是哪里的问题，寄生还是kick-back 噪声

这个问题应该是kick back的问题，以及遇到过类似的问题。

非常感谢你的回复，在我的理解中为了消除kick-back 可以在比较器前面加一个预放大电路，除了这还有别的办法吗?

为什么全差分的不用考虑?

全差分结构，寄生电容和开关注入等效应是一样的，差分两边，对结果不影响的。

采样开关对差分信号采样，开关注入的电荷量和输入信号相关，那么注入的电荷就是不同的，所以差分也需要考虑电荷注入效益

对A,B两个差分信号采样，A和B大小不一样，开关注入的电荷也不一样，怎么就不用考虑电荷注入呢?

请问这样的问题怎么解决。

变高的阶段是比较器复位阶段吗?如果是考虑是比较器输入管的寄生电容在比较阶段充电，复位阶段放电。

我遇到的情况怎么是比较阶段会上升，复位的时候会下降。不知怎么回事。

SAR ADC采样后电平上移

对于DAC切换毛刺问题，我个人理解为控制DAC电容切换的控制信号之间，在切换瞬间不同步，导致出现了错误的切换状态，进而产生毛刺。