《锁相环从入门到进阶到放弃》
对于选择方向，是在去年年底就开始考虑了，权衡了自己导师的生物医学芯片的难度和自己的兴趣，最后还是决定选自己感兴趣的射频方向，以及综合了自己之前稍微有点数字电路的基础，所以选择数模混合的射频方向，从而在今年开学初和导师定了做pll。
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既然选定了做pll，就开始要进一步来确定是做哪方面应用的pll。首先，在通信领域的pll非常广，但是绝大部分还是集中在1-5G这个比较常用的波段。因为本科的毕设和导航系统相关，所以贼心不死，毅然决然就要选做导航的射频前端的本振信号。哈哈！好任性。
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好啦！好啦！不扯那些没用的了说一下开这个贴的初衷呗，主要希望把接下来对于pll学习知识以及动手建模，电路仿真，最好还有电路测试，这个成长周期做一个记录，更重要的是希望在这里能得到前辈的指点，还有同样和我一样开始学习pll新人能互相讨论，共同进步。
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以后每周都在这里和大家不见不散！晚安！
充满了干劲啊，挺好的。
不错不错前排占座
做锁相环 你有福了！
不错～
最怕坚持，祝顺利
坚持本身就是挺难的一件事，祝好！
多谢关注
任重而道远，感觉自己往坑里跳，希望不要如主题一样最后放弃
只求每天进步一点点
加油！
谢谢，以后望前辈们多指点哈
good information
坑里的人看着坑外的人往坑里跳笑而不语，骚年，我看好你哦。
求带，大神
从入门到放弃。
看到标题以为小编最近放弃做pll了...目前我正在做pll，而且也是学生一枚
我看悬
终于找到和我一样的啦，一起学习哦
求经验，哪怕是走过的弯路也请大神分享
吼啊~
很好很好
你好，我已有8年PLL设计经验。如果你在成都的话，欢迎加入我们团队。我们在成都的rf团队从事BT/BLE的transceiver设计，招收PA/PLL方向的研二实习生，提供项目机会和优厚待遇。有意请私信我。
做了一年半锁相环的即将毕业渣硕前来祝贺你开始跳坑
大神要不来开一贴来聊聊有关pll的学习之路，分享下经验
好的，方便留联系方式吗，（如果不方便可以加我qq：1107140483）
XOR FPD：1、在相位误差特性上具有高线性度。
2、完全避免了死区问题
3、更高的PFD噪声和参考杂散
Tristate PFD：1、UP和DOWN的失配降低了线性度
2、在reset路径增加延迟单元来避免死区问题
在Σ△ Fractional-N FS中，选择XOR FPD，由于它的高线性度避免折叠Σ△量化噪声，
通过提高参考频率，电荷泵噪声和参考杂散馈通的影响会降低。
分解为两个设计阶段
一，设计G(f)来实现需要的闭环特性
二，设计A(f)来实现需要的G(f)
第一阶段 设计G(f)来实现需要的闭环特性
A 带宽、阶数、形状
fo为闭环带宽，fz为开环零点
3dB带宽为2πfp
阶数为滚降特性n
形状取决于滤波器种类（巴特沃斯、贝塞尔、切比雪夫）
对形状的影响最大的因素是主极点
B 类型
定义：开环传递函数的滤波器个数，一般为1型或2型，type 1具有更快的稳定时间
Type2允许滤波器的输出实现任意直流值，同时强迫相位误差达到0稳定值
积分器可以实现任意值的直流电平转换
更低的pll带宽可以降低噪声
更高的vco增益可以提高频带调谐宽度
更低的环路滤波器增益可以降低pll带宽
更低的环路滤波器增益可以提高vco增益
Type1 pll没有足够的环路滤波器增益，导致环路滤波器输出 有限，也就是vco的输入范围有限
Type1 pll需要DA来进行控制电压的粗调，环路滤波器进行细调
Type2 pll具有积分器的环路滤波器可以任意设定直流输出，从而自动调谐整个频率范围
Type2 pll会产生尖峰（peaking）在闭环时，并且增加稳定时间。原因在于peaking 值和稳定时间与开环零点和闭环带宽的比值有关（fz/f0比值提高将增加peakiing 幅度和超调量，在阶跃响应中），一般是1/10-1/6
环路滤波器设计
分为三个步骤
A、选择传输函数
B、选择拓扑结构
C、选择传输函数的值
A、选择传输函数
电荷泵电流设定比较自由，它影响环路滤波器的增益。对pll噪声性能的要求也将影响电荷泵电流大小，更大的电流将产生更低的鉴相器噪声。环路滤波器的值或者功耗约束了电荷泵最大电流
B、选择拓扑结构
无源结构：噪声小、功耗低
有源结构：电荷泵不需要宽电压范围、三阶pll不需要电感
In general, there are two design rules that should be followed when using an active loop filter implementation. First, the output of the charge pump should always feed directly into a high-Q capacitor (i.e. a capacitor with minimal series resistance) in order to attenuate its high frequency content before it feeds into the loop filter opamp. The reason for doing so is that the opamp has limited bandwidth and can exhibit nonlinear behavior if it is directly driven with the high frequencies that are present in the charge pump output. The second rule is that the feedback of the opamp should be configured to achieve unity gain from the opamp terminals to its output. By doing so, the input referred noise of the opamp is not amplified in its influence on the loop filter output. The active topologies shown in Figure 11 achieve both of these desired characteristics.
C、参数估计
噪声性能
主要来源：鉴相器噪声和vco噪声
鉴相器噪声：自身白噪声和杂散，参考频率和分频器的抖动，电荷泵噪声，和参考频率杂散（可忽略）
vco噪声：本身结构的热噪声在低频时，由闪烁噪声影响，滚降高于-20dB每十倍频，但由于pll动态特性的高通特性，基本滤除了闪烁噪声。
上周发了这篇帖子， 希望将我学习pll的历程记录在这里，能和大家讨论学习。
今天是第一站。
前段时间根据别人论文的Verilog—A建模的pll代码，我在AMS里仿真了，但是觉得有些抽象。所以参考了论坛的一些前辈的建议，选择先使用cppsim工具进行建模，可能这样对环路函数更有直观的感受，当然有些大神建议MATLAB甚至手算，我抱着好用的态度还是先试试cppsim吧。
这周先通过《cppsim_vppsim_primer5》文档大体了解cppsim这一套软件
其次阅读《PLL Design Using the PLL Design Assistant Program》，介绍了用该软件来设计pll的流程，摘录了笔记发在了前面。
了解了设计流程后，通过《Fractional-N Frequency Synthesizer Design Using The PLL Design Assistant and CppSim Programs》介绍GSM的pll实例来加深并细化前面一篇文档介绍的设计流程，参数的提取与设定。但是还没看完，所以笔记就稍后两天再传吧
小编您好，本人研究方向为宽带低抖动PLL，5月底刚完成博士答辩，以后会继续做相关的，我的Q:755850390，方便的话加一个呗，多交流学习！
剖一个片子看看吧。