PLL的Phase noise 能否用PSS+Pnoise 仿真？

如果是小数分频的话，理论上就不可以，因为它没有周期稳态（分频比一直在变），如果是整数分频的话，你还得保证你的PFD+CP没有死区，不然，环路会像被打开一样，div输出的相位在乱变，如果这两条都满足的话，你还得保证你的分频比不要太大，不然会跑好久，好久……，所以，还是用matlab或是其它数学计算工具来做频域模型，然后提取各模块的噪声吧。cadence 的noise aware pll design flow也是这样做的吧。

2# depend135
高见 非常感谢

谢谢

关注一下...

好像无论整数还是小数分频，都仿不了吧！

小数PLL肯定不可以，因为小数PLL不存在严格意义上的锁定状态！整数PLL仿真也很困难，由于PFD等模块的工作状态，使仿真基本上收敛不了

整数还是可以的，不过前仿一般比较好调，使得它收敛，后仿比较困难，不单单是时间长……

PSS?

整数PLL是可以的，呵呵

xiexie！感谢。

2# depend135
many thanks

gaojian

thxxxxxxxxxxxxxxxxx

路过，学习~

good answer

没明白

不明白，各个部分的噪声提取出来最后放在matalb仿，matlab模型和实际PLL相差有多大?

thanks ！

你好 可否共享一份整数PLL闭环phase noise 仿真的教程?pss+pnoise里设置与VCO不同，变化驱动电路后，有一些参数不知道该如何给。谢谢~

谢谢分享啊