关于D触发器的亚稳态区间的仿真

求助各位大神：我在cadence下搭建了一个D触发器，D触发器的data输入和clock输入相距很近时，即建立时间和保持时间不能满足时，D触发器会出现亚稳态，此时，我在cadence 下仿真了D触发器的亚稳态区间，采用的办法是先测量data滞后于clock时的D触发器的传输延时，再测量clock信号超前于data信号的D触发器的传输延时，最终，两者的传输延时不能合在一起，即中间有某些输入没有对应的输出。想请问大家，有没有什么好的办法来仿真D触发器的亚稳态区间。
谢谢各位了！

不光和delay有关，应该还和transition有关

电路图和仿真结果看一下哎