cdl文件和sp文件有什么不同呢？

大家好，我在virtuoso里面搭了个电路，想提schematic的网表在hspice里面仿真。现在有两种方法，一种是在ADE里面把仿真器选为hspiceD，然后生成网表；一种是在File -> Export -> CDL里面生成。想问一下这两种方式生成的网表，在记录的信息和语法这两方面有什么区别呢?
谢谢了~

这是不同的网表，一个用于模拟，一个用于检查lvs

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看看就知道了，cdl网表里面的器件参数少的很，目的只是为了比对；
其实要用这个仿真其实也可以，不过就不要对仿真精度有太高的要求了；