关于ADPLL测试遇到的毛刺问题

请问各位前辈们，最近在测试流回来的锁相环，是ADPLL，参考时钟约为170MHz，带宽约为5MHz，振荡频率为5.5GHz，相噪曲线在低频处有几个毛刺，都在5MHz以内，想知道是什么原因产生的呢?（在将近30kHz和不到300kHz各有一个毛刺）在15MHz处有一个很大的毛刺，也不清楚是怎么产生的。谢谢各位了！

问下小编PLL的输出端接的pad是如何处理pad存在的大电容的?

我们用反相器输出，只要反相器驱动足够大，pad电容不是问题。不过也遇到了些问题，我们单端输出，理论上应该有600mV的单端摆幅，但是只有100多mV，目前还不清楚是为什么，但是感觉应该不是pad的电容的问题

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你们adpll是什么结构?
你把带宽减小怎样?

你先来张频谱看看吧。
你的DCO和TDC、phase counter什么结构的?

我再去测试看看带宽和毛刺的关系

频谱见1L，我更新了~我没用TDC，就是BB-PFD结构的

电源你更干净点，或者稍微提高点或者降低点看看怎么样?

看相噪图，挺好的，-100dB@100K了。

好的，我试试看。因为需要预约测试间，比较麻烦，所以明天才能去测试，看看把可能的原因都测一下。谢啦！

前天去测试了，毛刺所在的频率和电源电压没有关系。也和带宽没有关系。纠结。

前天去测试了，毛刺所在的频率和带宽没有关系。纠结，也不知道是哪里有问题。

毛刺所在频率应该是和带宽没什么关系，但是你减小PLL带宽的时候预期看到的现象是15MHz附近毛刺的level会下降，如果毛刺的level不会下降，可以考虑可能是测试链路上引入的noise

是哦，我去看看测试结果，你提醒的有道理，万谢~！

对对，减小带宽时毛刺的level下降了。可能是什么原因呢?

你这是小数分频的，又是bang bang结构，应该会有分数杂散

结构中并没有用小数分频。BB-PFD会引入杂散么?我去了解下。谢谢！

抱歉，我看错了，你写的是输入信号频率约为170M！
BBPD是hard-nonlinearity结构，引入spur我的理解是肯定会的，按我的理解（不一定准确），BBPD只能periodicity校正相位误差，
这就必然导致VCO被周期性调制，也就是导致了spur，当然reference的noise会使这种调制被随机化（类似于sigma-delta小数分频PLL），
但我觉得不可能随机化就有那么好的效果。
你用的BBPD，增益跟输入信号的噪声有关，也就是输入信号噪声与环路带宽有关，你是如何
控制带宽的呢，使得相位裕度满足要求。是否用了环路增益校正算法?
对于BBPLL，环路稳定后如果输入信号抖动很小（一般参考时钟都会比较干净），PLL会出现limit-cycle
现象，对于这个问题，你在设计的时候有考虑过吗?
我的建议是你可以换个相噪比较差的参考时钟看看效果（当然这个时候in-band phase noise 会变差，
但可以看看spur是否有变化）

关于改变环路带宽的问题，我们做的锁相环是ADPLL，用的数字滤波器，可以通过控制字改变滤波器的参数来调整环路带宽。那个BBPLL引入的limit cycle问题我不太清楚这是什么，能稍微描述下么?我也就做了一年锁相环，学的还很浅，当初设计的时候很多问题还没有考虑清楚。

那不就是手动调节PLL带宽吗，不同应用环境都得先测试一下然后调节带宽，我觉得不是很实用（在CDR里面可能问题还没有那么明显，
如果用在wireless或者RF恐怕就不行了）

所谓limit-cycle,其实就是我说的BBPD周期性误差校正，尤其是当滤波器proportional path的delay比较大时更明显，
你可以做个行为仿真，reference是干净的，VCO不加jitter,你会发现滤波器的输出是周期性的（delay越大，现象越明显）

这样啊，我试试看。谢谢指点~！

从你相噪图上看，在30K，300K各有一个spur，10M到100M之间有间隔性spur出现，
可能是你内部VCO power上引入的可能性比较大，只能是看有没有办法调节内部供电

谢谢分享

敢问小编后来问题解决了吗?换一个input referrence以后，spur有改变位置吗?

后来因为各种很蛋疼的原因就没有再去测试。很遗憾啊，一个很好的发现问题的机会。在学校还是很不方便

你好，敢问你的BBPLL工作在小数模式下，In-Band Noise多少?整数是-100dBc/Hz，还不错。

可否请教您一下关于DLF控制DCO，一直没有搞清楚！我的DLF出来是24bits，但是模拟那边说DCO是6+7+7的结构，就是粗6+中7+细7！
现在不知道过去怎么控制,烦请指点一二