pll控制电压会波动一下

和参考时钟同频，系统不连续引起的。

谢谢，在下知识浅薄，不是太理解，这个应该不影响?关于这个同步和不连续的，有可参考的资料吗?

是正常现象，如果环路设计合理也会有，可以优化，无法避免。也就reference spur。

好的，非常感谢您的解答~

绿色的?你这个是相位域度不够。damping你做来大于1吧。

还有带宽你是取的多大?

感觉是相位不够造成的抖动

damping factor 取大一点

个人理解是：如果是幅度逐步衰减，而后基本稳定在一个值的范围是没有关系的。硬说有问题的话呢也是性能上的问题

我试着调了下，改善了，估摸着也是相位裕度的问题，不过我算出来的pm其实没什么差别和之前的参数

我试着调了下，改善了，估摸着也是相位裕度的问题，不过我算出来的pm其实没什么差别和之前的参数

嗯，对，他是抖一下就稳定下降了，不过我还是尽量调没把

damping 这个值很重要，你把它设置到1以上（决定相位裕度），就不会出现ring现象。

你最好是把Vctr的波形贴出来

整体和局部图如下：

情况其实是这样的，我在40n和55n下用的同样的参数，kvco也很接近，仿真出来的锁定情况在锁定前就会有这点不一样其余模块我也查了，觉得没什么问题

从你给的图看，图1其实是过冲了，图二看起来性能要好些。你可以计算下阻尼因子

我贴的那两个图是一个控制电压的整体和局部，不是两个东西。那我算一下阻尼，这个问题现在是这样，我在55纳米下采用同样的参数仿真没遇到问题，换到40nm就出现了，查了好久查不到才上来求助的

40nm和55nm你电源电压一样否?我感觉你的KVCO影响大，因为增益不一样了。看上去一样，但是你求微分出来估计差距还是有的。在深亚微米下，KVCO是上G的，所以有一点差距其实对你的性能影响已经很大了，不知我理解是否正确哈。

还有种解释是crash了，就是说虽然你的相位域度这些够，但是，你的ref和反馈的时钟的相位差距太大，导致了PFD不能有效鉴别了，突然就跳了一个周期重新开始PFD正常工作。

55nm用的电压是1.2，44nm用的是1.5，芯片已经出去了，那个问题还存在。Kvco的话没有特别的确认，现在也已经来不及了，谢谢！回来测试再来跟你讨论吧，那个时候测试应该能明显看出来是否相位裕度的问题了