verilog中的&Cnt等于多少？

verilog中的语句&Cnt等于多少? &Cnt代表的意思不是Cnt与Cnt进行位与运算吗?我的想法是Cnt为1时，&Cnt 为1 ；Cnt为0时，&Cnt 为0 ；但modelsim仿真出来的结果不是这样的。

你定义的是1'b1吗?如果不是，那当然结果也为0.

如果cnt为cnt[3:0]
&cnt= cnt[0] & cnt[1] & cnt[2] & cnt[3]

谢谢！已经明白了[img][/img]

thanks for replying