如何将一部分是电路图，一部分是netlist的电路导出一个cdl

Hi, 各位大神我用cadence virtuoso搭建电路。 电路中有个一个模块是别人提供的一份netlist（称为模块A吧）， 如何能够在导网表时可以把模块A的netlist 自动调用进来?
我创建一个symbol的view,端口与模块A的netlist对应，同时创建一个cdl的view, 把模块A的netlist拷贝进去，但是这样好像不行，仍然导不出来一个完整的netlist。
现在只能是创建一个空的schemtic ， symbol，导出网表后，手动修改，include 模块A的netlist , 不过感觉这样有点麻烦

anyone can help

如果 spice 可以使用 CDL in ..
但 symbol 要能找到 ..
如果 gate 使用 verilog-in (synthesis 过)
但是都合作 为何对方不给你 schematic ?还是从别地方拿来?