CPPLL phase noise仿真结果会诊！
时间：10-02
整理：3721RD
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三阶，ring osc，cppll。
input ref 48M
output3GHz
divider N=64
kvco=1.2G/v
Icp=42uA
r1=11.5kc1=20pc2=1.85p
pfdTon=2.4ns
环路带宽3M
以上为设计参数，提取pfd/cp/lpf及vco及divider的noise
算出输出phase noise如图。结果很差。按照网传方法积分计算jitter，得到令人激动的11ns.......--！
首先从波形趋势上，觉得符合vco高通，div低通，lpf带通的理论。所以提取计算无误，而确实是设计的太矬了……
其次，pfdlpf的上述取值是否必然导致pnoise很大，如何改进呢?
各位高手路过能否指点一二，不甚感激！
input ref 48M
output3GHz
divider N=64
kvco=1.2G/v
Icp=42uA
r1=11.5kc1=20pc2=1.85p
pfdTon=2.4ns
环路带宽3M
以上为设计参数，提取pfd/cp/lpf及vco及divider的noise
算出输出phase noise如图。结果很差。按照网传方法积分计算jitter，得到令人激动的11ns.......--！
首先从波形趋势上，觉得符合vco高通，div低通，lpf带通的理论。所以提取计算无误，而确实是设计的太矬了……
其次，pfdlpf的上述取值是否必然导致pnoise很大，如何改进呢?
各位高手路过能否指点一二，不甚感激！
看不见图。
回复 1# lei6042 不好意思，再次上传！
屡次上传不成功。
手机拍的，凑合看吧，谢谢