新手求教LDO在STB仿真时遇到的奇怪问题

小弟最近在设计LDO，由于是新手，有很多盲点；
最近遇到的一个问题就是在仿LDO的环路增益的时候，增益相位图出现了奇怪的现象，仿佛是出现零点了（如图1）；由于error amplifier的bias和reference均是由bandgap电路产生，我无意中去掉了bandgap，换成用vdc来提供bias和reference，发现stb仿真恢复正常。
想请教下各位，这难道还跟bandgap电路有关? bandgap相当于只是提供一个DC值而已啊，为啥会对我的stb仿真造成了影响……
不是很懂啊，请教啊！这个问题是由于什么原因产生的?怎样解决它呢?
多谢了！
第一幅图是使用bandgap时的stb仿真，第二幅是不使用bandgap的，第三幅是LDO的系统图
Load电容取的1uF，ESR=0.01，旁路电容取的0.1uF，引入的零极点位置分别在15.9MHz和159MHz。

请各位大虾们指导啊

再顶一下，求助啊

简单提示一句，知不知道信号通过cgs或cgd couple到ref端(high impedance)或发生什么情况

不是太清楚呢。
难道小信号会往bandgap电路里走? 请指教！

hi您好，您的意思是小信号会耦合到ref端，引起这个问题；我可能是给的图不够直观，换了一个bandgap的话，这个效应更明显，关键还有另一个区别是，如果把error amplifier的buffer级（就是一个简单的source follower）去掉，这个效应貌似就消失了，下面两个图就是一个带buffer级的，一个是不带buffer级，所以我想，可能还不是因为信号耦合到ref端的问题吧?
请指教！

把soure follow电流加大，应该可以解决。

谢谢，我试试看。主要是不太清楚这个理论机制。

没猜错的话，大负载电流下应该没有零极点对，负载电流在uA级别就有了?

是！
有负载的情况零极点对似乎没这么明显了，在空载的情况下，相位曲线上扬很大，感觉都不止一个零点啊。
请教下，这其中的道理是?

我也遇到过这个问题 没有解决 后来只好降低系统的增益带宽积来避开 也即楼上有人回答的增大buffer电流 或者更换buffer结构 我想 这也是LDO增益带宽积做不大的一个原因
坐等大牛来呀

我也遇到过 只是没农民白 最后只好降低增UBW来避开那对零极点 也即前面有位所说的增大buffer电流 顺便问一下 你的UBW多大 GainDC呢坐等大牛来呀

我也遇到过 只是没农民白 最后只好降低增UBW来避开那对零极点 也即前面有位所说的增大buffer电流 顺便问一下 你的UBW多大 GainDC呢
坐等大牛来呀

我也遇到过 只是没农民白 最后只好降低增UBW来避开那对零极点 也即前面有位所说的增大buffer电流 顺便问一下 你的UBW多大 GainDC呢
坐等大牛来呀
（网速不给力呀 发了好几遍了）

遇到同样问题，期待回答

电路帖出来，一张annotate 尺寸，一张annotate dac voltage和dc operating point

vbias来源于bg，是不好的做法。我建议你从bg引入电流，再在local区域产生bias电压。

1. 如果 有和没有 bgr 的stb不一样，建议vref输出端加大电容，无它方法。
2. 有没有buffer对ldo的环路影响巨大，这里我只给出方法，不给原因（需要文字解释很多！）
有buffer：需要在buffer和第一级运放之间增加一个零点去除buffer和输出的这一个极点。
3. 若没有buffer，需要类似cascode miler把输出极点更外高频推。

多谢提醒，改成bandgap引入电流源，在给EA提供bias的话，这个现象就消失了！

有没有高手仔细讲讲啊?还是不懂

把bandgap电路显示出来看看.