三阶一位CIFB结构的SDM，加斩波与不加斩波的SNR比较
不截图。
在公司里面，搞一张图片上去好麻烦，晚一点我再上几张图吧！
前防?后防?测试?怎么斩?没细节? 神仙才能帮你分析。
chopper位置对吗，频率对吗，尺寸如何
前仿真，SDM的结构也传上去了，看看神仙能不能帮我解决 不好意思哈，前段时间有点忙，现在才回复！
运放弄快点。
楼上说的有一定道理。同时斩波的时候会引入非线性。注意消除掉非线性就ok了。论文里面有提到。
chopper频率大于1/f转角或者大于信号带宽不然噪声和信号混在一起，小于op带宽不然信号被op滤掉，在这个范围内尽量减小频率以减小chopper本身的噪声，同时chopper开关前面那个越小越好，后面那个要大一点。考虑到你最后应该是四阶滤波，然后你90db就满意了，那么你chopper频率设在你滤波器衰减到-10db的点就差不多了
有几点疑问哈，我再问清楚一些：1、1/f转角是什么意思?（抱歉，基本功不太扎实）2、chopper频率大于信号带宽这个确实要满足，chopper频率要小于op的带宽，是指要小于op的单位增益带宽还是3dB带宽?3、我现在用的三阶结构、512OSR，输入信号带宽100Hz，1.8V的电源和参考电压，其实90dB我是不满意的，但是以我现在的水平，90dB好像已经遇到瓶颈了，有什么好的方法可以继续打破这种瓶颈吗?4、还有一个困惑哈，我在前仿真阶段，关于SDM的时钟，我需要用OSC或者RTC产生的实际时钟吗?因为用了实际时钟，它会有jitter，我用matlab的程序计算SNR的时候，好像jitter会让我的噪底明显抬高。
做了matlab 仿真没?两阶 OSR 256, 实测做90db+ 一点压力都没有。何况你是三阶512 OSR.
回复 13# vdslafe 刚开始是参考这些博士论文，不管是SDM的理论还是具体的电路结构，都是参考这些博士论文来的，博士论文里面SDM阶数都比较高，而且很多结构都很复杂，但是他们最终测试的结果都不高（基本在12bits~15bits之间吧），所以当我把SNR仿真达到90dB左右的时候就很高兴了，你那么一说，我感觉心哇凉哇凉的！难道这群名校的博士水平比公司里面的工程师差那么多吗?（本人没有任何冒犯之意，只是有点困惑）。 我的这个结构，看来优化的空间还是很大很大呀（自己有点像井底之蛙，不太了解外面公司的水平，惭愧）！
我说的性能也是学校博士水平。你参考的博士论文的高阶架构的OSR 应该很低吧?
有OSR，带宽，时钟频率这些关键指标么?要给足够的OSR, 一阶也能跑出100dB.
1/f噪声；应该说滤波器带宽；100Hz带宽用2阶加大osr就够了你结构就没选好；多小jitter就不影响了你要自己知道啊。RTC?我醉了
有什么好的方法可以继续打破这种瓶颈吗?有，好好看几天书再说
恩 书的话是一直在看，不敢有所懈怠！CLK的jitter，多少会有影响?是有一个公式可以算，但是我需要仿真验证吗?具体怎么验证?为什么看到RTC，你会醉了呢?是因为太简单了?因为ADC实际工作时，时钟很多都是用的RTC产生的，我想在前仿真阶段模拟ADC的实际工作情景。你怎么看?
OSR=512 带宽100Hz 采样频率Fs=10.24KHz VDD=1.8V VREFP=1.8V VREFN=0V 输入信号最大幅值0.4V（峰峰值0.8V） 差不多就这些吧?
以你的条件， 二阶都能出100dB+，还是改成二阶把：）
我看过TI和ADI的产品手册，1.8V供电差不多把SNR做到16bits，二阶的很轻松的做到100dB+，这个我真表示怀疑！大家用的结构都差不多，运放和比较器，我觉得大家设计出来也相差不大（运放增益70dB，20pF负载有7MHz的单位增益带宽，摆幅0.2V~1.6V）；开关也是一样的结构，即使尺寸稍微有不同，也不会对SNR影响那么大；第一级采样电容我已经用到了12pF，第一级积分器的输出已经接近运放摆幅。还有哪些我没考虑到吗?难道是积分系数或者反馈系数不合理?还是我具体运放、比较器、开关等设计的不够理想?
要改成二阶确实也简单！但是没有找到原因就改，那还是没有提高呀，改成二阶可能还是遇到现在的问题，不是根本的解决方法嘛。
没有像你这样比较的。行为级仿真先做好，再搞实现。二阶轻松上100dB，你不用怀疑，实际就是这样，都不知道出了多少货了。
小编，找到问题了吗?