Error found during hierarchy flattening.ERROR: I91: Too few terminals given.

如题，当我在ADEL下用spectre做仿真的时候，出现了上述报错。I91是一个用veriloga写的3输入的加法器，我所有的子电路都check and save过了，并没有报错或warning，可是为什么仿真的时候就出问题。问了几个使用过cadence的人，他们也说没遇到过这种情况。各位大神，能不能帮我看看问题究竟出在哪里?

这是报错信息的截图

这是I91，为3输入的加法器。

顶一个

是不是你的电路里面的管子是6个端口的，你的symbol只有四个?MOS管，是3端口还是4端口的?

谢谢大家，已经解决了

请问是怎么解决的，刚好我也遇到了同样的问题。MMSIM15环境下。

请问是怎么解决的?刚好我也遇到了同样的问题，谢谢。

请问是怎么解决的，刚好我也遇到了同样的问题。谢谢

请问您解决了这个问了吗?正好我也遇见了。能否告诉一下解决方法啊

已经解决了，命名重复了，改一下名字就好了

谢过小编的提问和解答